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计算机组成原理实验（课程项目） 使用 Verilog HDL 实现的简易单周期和多周期 CPU 设计。 中山大学计算机学院 操作系统原理实验（Laboratory of Computer Organization, DCS209） 教师：何朝东 2018-2019 学年第一学期（大二上） 目录说明 这些文件是从 Vivado 2018.1 的工程中提取的，仅保留了.srcs目录。 ：多周期 CPU 设计与实现。 ：单周期 CPU 设计与实现。 ：子模块，作用是将十六进制数转换为可供七段数码管显示的编码。

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