卷积码编码器一般原理方框图卷积码编码器一般原理方框图

基于VHDL的卷积码编码器的设计 含源码

由于卷积码具有较好的纠错性能，因而在通信系统中被广泛使用。采用硬件描述语言 VerilogHDL 或VHDL 和FPGA（Field Programmable Gate Array——现场可编程门阵列）进 行数字通信系统设计，可在集成度、可靠性和灵活性等方面达到比较满意的效果[1,2]。 文献[3] 以生成矩阵G=[101，111]的(2，1，3)卷积码为例，介绍了卷积码编码器的原理 和VerilogHDL 语言的描述方式；文献[4] 采用VerilogHDL 语言，对(2，1，7)卷积码的Viterbi 硬判决译码进行了FPGA 设计。本文基于卷积码编/译码的基本原理，使用VHDL 语言和 FPGA 芯片设计并实现了（2，1，3）卷积码编码器及其相应的Viterbi 译码器，通过仿真验

卷积码编码器的实例方框图： (n, k, N) =（3, 1, 3） b3 b1 输入 b2 1 2 3 编码输出 c2 c1 c3

实现(2, 1, 7)卷积码编码信息序列1001 1010 1111 1100生成序列g1 = 1011011;g2 = 1111001初始状态全0.以上参数可自行在main中修改。 代码如下:/***This is an simple example program of convolutional encoder.   *The information sequence, the register initial states and the generation sequence   *    can all be modified in the main function.   */

卷积码编码器的Verilog HDL设计，孔晓燕，刘丹谱，卷积码是一种性能优良的差错控制编码。如传输中产生差错的数目在码的纠错能力之内，可以对差错进行定位并自动加以纠正。本文在阐