实验七 计数器、译码、显示电路 一、实验目的 1.学习用触发器和门电路设计逻辑电路。 2.掌握时序逻辑电路的设计步骤。 二、实验仪器及材料 1.实验仪器设备:双踪示波器、数字万用表、数字电路实验箱 2.器件: 74LS248 显示译码器 1片 74LS112 双 JK触发器 2片 74LS00 二输入端四与非门 1片 74LS161 计数器 2片 74LS20 四输入端二与非门 1片 三.预习要求: 1) 复习有关计数器、译码、显示电路的有关内容。 2)熟悉74LS161、74LS13用实验内容3中构成的8421码十进制计数器,再与74LS248七段译码器和LN526RK显示器接成一位十进制计数、译码和显示系统。清零后,逐个输入单次脉冲,观察显示器所显示的数字是否逐一递增,是否遵循十进制计数规律。
2022-12-18 19:04:19 164KB 电子 数字电子技术基础
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同步十进制计数器原理图+Proteus仿真
2022-07-04 19:01:26 6KB 同步十进制计数器原理图+Prot
两个输入 00 全不亮 01 左3灯循环亮灭 10 右3灯循环亮灭 11 全部亮(刹车灯) 初学者电路
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利用quartus18.0软件编译仿真的十进制计数器,含测试文件,供学习电子设计自动化(eda)的新人参考
2022-05-10 14:47:02 304KB eda quartus 十进制计数器
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本人亲自仿真无误的verilog十进制计数器,程序有中文说明容易读懂,可直接用MOdelsim打开。十进制带进位加计数器
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74160同步十进制计数器灵活应用74160741607416074160741607416074160741607416074160741607416074160741607416074160741607416074160741607416074160
2022-01-10 00:33:37 83KB 74160
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使用quartus ii 软件编写的十进制计数器,所用语言为Verilog
2021-12-23 21:07:13 375B 计数器
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Verilog HDL十进制计数器工程文件
2021-12-21 12:02:59 983KB quartus VerilogHDL
用两块74LS160实现两位十进制数计数,时钟信号可使用ne555产生脉冲信号(也可用利用stm32的延时函数实现)
2021-12-16 19:00:48 237KB 74LS160 十进制计数
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VHDL 语言 实现0000-9999的 计数,可控制 暂停|继续, 手动清零的 功能,,可实现已设定值,若计数 大于等于 设定值时 实现 LED灯 点亮的 功能
2021-11-19 14:47:36 557KB VHDL 四位十进制计数器(9999)
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