内容概要：本文深入探讨了在SMIC180和TSMC180两种不同工艺条件下，使用Cadence工具设计折叠式共源共栅放大器的方法和技术要点。首先介绍了设计背景及其面临的挑战，特别是宽摆幅和高压摆率（PSRR）的要求。接着详细解释了折叠式共源共栅放大器的工作原理，强调了其独特的结构特点对于提高放大倍数和降低噪声的重要意义。然后阐述了整个设计流程，包括建模、优化、仿真直至验证的具体步骤，并分享了一些实用技巧。最后提供了具体的应用案例，如通过调节晶体管参数达到预期效果的实际操作经验。 适合人群：从事模拟集成电路设计的专业人士，尤其是希望深入了解折叠式共源共栅放大器设计的技术人员。 使用场景及目标：适用于想要掌握最新工艺条件下的高效能放大器设计方法的研究者或者工程师；旨在帮助他们更好地理解和应用Cadence软件完成复杂电路的设计任务。 其他说明：文中还附有简化的Verilog代码片段作为参考，便于读者快速上手实践。同时，通过对以往项目经历的回顾，为读者提供了宝贵的实战经验和解决方案。

《基于TSMC180工艺的折叠式共源共栅放大器设计与实现——低频高性能力运算放大器电路版图文档》,《基于TSMC180工艺的折叠式共源共栅放大器设计与实现——低频高性能力运算放大器电路版图文档》,折叠式共源共栅放大器，电路版图文档 工艺：TSMC180 低频增益AOL：73dB 增益带宽积GBW：7MHz 相位裕度：65° 共模抑制比CMRR：-125dB 包含： 1、详细设计PDF文档29页，原理介绍，根据指标来计算电路参数，每一路电流，每个管子尺寸。 以及多个仿真电路搭建。 2、工程文件，电路设计和testbench，调用即可仿真 双端输入单端输出，运算放大器电路设计 折叠式共源共栅运放，双端输入单端输出折叠共源共栅差分放大器设计 关联词：cadence电路设计，双输入单输出CMOS运算放大器，amp ,折叠式共源共栅放大器; 电路版图文档; TSMC180工艺; 低频增益AOL; 增益带宽积GBW; 相位裕度; 共模抑制比CMRR; 详细设计PDF文档; 工程文件; 仿真电路搭建; 双端输入单端输出运放设计; 折叠式共源共栅运放设计; cadence电路设计; CMOS运算放大

设计了一种适用于流水线A/ D 转换器的全差分跨导放大器， 通过采用单端放大器的增益增强方法， 使运算放大器即具有较高的直流增益， 又有较小的面积及较好的版图匹配性。

摘 要： 设计了一种适用于流水线A/ D 转换器的全差分跨导放大器， 通过采用单端放大器的增益增强方法， 使运算放大器即具有较高的直流增益， 又有较小的面积及较好的版图匹配性。通过对普通开关定容共模负反馈电路的改进， 改善了建立时间减小了放大器输出共模的抖动。电路采用SMIC 0. 18 m CMOS 工艺， 并在Cadence 下对电路及版图进行了仿真， 结果表明： 小信号低频电压增益119. 3 dB ; 单位增益带宽378. 1 MH z; 相位裕度60°。 　　随着集成电路技术的不断发展， 高性能的运算放大器广泛应用于各种电路系统中， 它成为模拟和混合信号集成电路设计的单元电路， 其

：针对传统运算放大器共模抑制比和电源抑制比低的问题，设计了一种差分输入结构的折叠式共源共栅放大器。本设计采用两级结构，第一级为差分结构的折叠式共源共柵放大器，并采用MOS 管作为电阻，进一步提高增益、共模抑制比和电源电压抑制比；第二级采用以NMOS 为负载的共源放大器结构，提高增益和输出摆幅。基于LITE-ON40V 1.0 μm 工艺，采用Spectre 对电路进行仿真。仿真结果表明，电路交流增益为125.8 dB，相位裕度为62.8°，共模抑制比140.9 dB，电源电压抑制比125.5 dB。

1、Cadence ADE5.1.41 进行共源放大器设计 2、Cadence ADE5.1.41 进行电路性能分析