基于Verilog的全数字锁相环dpll，可仿真，包含quartus软件工程，modelsim仿真文件
2022-07-07 21:37:31
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数字锁相环-Matlab环境下的全数字锁相环仿真模型.pdf
这里有两篇数字锁相环的资料,希望对大家有帮助!
2022-05-10 15:52:59
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研究了一种基于周期控制的逆变器全数字锁相环的建模和参数设计。传统过零鉴相锁相环虽然实现简单，但同步信号在含有谐波、毛刺情况下会存在多个过零点，以致锁相失败。为了解决这一问题，该文提出了基于离散傅里叶变换鉴相的全数字锁相环。 离散傅里叶变换可以从任意信号中抽取基准频率倍频次信号的相位、频率和幅值，可以解决谐波对外同步信号的影响， 从而实现周期控制锁相环对谐波的识别。该文给出了其数字域模型和参数设计方法，仿真和实
验证实了该方法的可行性
2022-04-22 22:08:25
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一种采用积分分离的PID控制作为环路滤波器的全数字锁相环。该滤波器对序列滤波器输出的加减脉冲个数在反馈信号的上升沿进行综合，然后通过PID控制算法将综合值作为压控振荡器的分频值来实现相位的调整，最终达到相位锁定。PID控制算法响应时间短并可控制超调量，相比PI算法具有更快的上升时间，且不增加超调量。另外，该环路具有结构简单、易于集成等特点，可以作为一个子系统或功能块构成片上系统（SoC），用以提高控制系统的可靠性，简化系统硬件结构。
2021-12-13 17:51:10
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提出一种基于Bang-Bang鉴相器的全数字锁相环，该全数字锁相环主要由Bang-Bang鉴相器、自动频率控制、增益可调的数字滤波器、锁定状态监测器、宽振荡范围的数控振荡器组成，采用SMIC55 CMOS工艺，仿真结果表明，该全数字锁相环频率输出范围为1.76~3.4 GHz，锁相环系统在37.5 μs内锁定在2.5 GHz，其中AFC调整时间为35 μs，环路调整时间为2.5 μs，锁定时相位噪声为 -112dBc/Hz@1 MHz，整体功耗为11.4mW@2.5 GHz。
2021-12-08 12:20:47
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在FPGA片内实现全数字锁相环用途极广。本文在集成数字锁相环74297的基础上进行改进，设计了锁相状态检测电路，配合CPU对环路滤波参数进行动态智能配置，从而使锁相环快速进入锁定状态，在最短时间内正常工作并且提高输出频率的质量。
2021-12-03 16:44:43
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在FPGA片内实现全数字锁相环用途极广。本文在集成数字锁相环74297的基础上进行改进，设计了锁相状态检测电路，配合CPU对环路滤波参数进行动态智能配置，从而使锁相环快速进入锁定状态，在最短时间内正常工作并且提高输出频率的质量。
2021-12-03 16:35:01
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