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解交织器verilog编程
解交织器verilog编程,包括读写模块、控制器模块等
2021-10-12 12:07:03
15KB
交织
解交织
1
循环交织、解交织
循环交织、解交织。交织时按列写入,按行读出。解交织则相反。
2021-05-07 00:28:02
3KB
交织、解交织
1
直接序列扩频通信系统_VHDL代码及文档.zip
使用VHDL语言进行直接序列扩频通信系统的仿真,实现信源产生、解扰、交织、直扩、BPSK调制、解调、相关、解交织、解扰、判决等一系列功能。PS:有同学反映文件损坏,又重新上传了一遍
2019-12-21 22:06:54
1.68MB
VHDL代码
直接序列扩频
通信系统仿真
交织解交织
1
用块RAM实现卷积
交织解交织
用块RAM实现卷积
交织解交织
,fpga的实现有很大指导意义
2019-12-21 21:26:15
80KB
卷积交织
1
交织解交织
vhdl代码
用VHDL语言编写的实现交织编码和解交织功能的代码。交织采用按行写入,按列读出的方法实现。主要包括:信源信号产生(20位的m序列),交织器,解交织器。为实现流水线的操作,采用了两个交织器和两个解交织器,当一个写入数据的时候,另一个读出数据
2019-12-21 20:11:08
36KB
交织
编码
解交织
vhdl
1
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