如果你E文还不错(该不会比我这个4次都没过掉4级考试的家伙差吧，~_~)，那么去享受原文吧。或者你可以考虑看看特权同学的翻译水平，哈哈……

FPGA中的亚稳态 毛刺 异步FIFO 介绍亚稳态、毛刺以及异步FIFO

1. 应用背景1.1 亚稳态发生原因在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery TIme）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在0和1之间处于振荡状态，而不是等于数据输入端D的值。这段时间称为决断时间（resoluTIon TIme）。经过resoluTIon time之后Q端将稳定到0或1上，但是稳定到0或者1，是随机的，与输入没有必然的关系。1.2 亚稳态发生场合只要系统中有异步元件，亚稳态就是无法避免的，亚稳态主要发生在

网上比较多的是翻译版的FIFO原理讲解，这里上传的是英文原版。这里把三部分内容整合在一起，方便阅读。

异步时钟域间信号传输的隐患——亚稳态

设计并实现了一种基于FPGA的真随机数发生器，利用一对振荡环路之间的相位漂移和抖动以及亚稳态作为随机源，使用线性反馈移位寄存器的输出与原始序列运算作为后续处理。在Xilinx Virtex-5平台的测试实验中，探讨了振荡器数量以及采样频率等参数对随机序列的统计特性的影响。测试结果表明本设计产生的随机序列能够通过DIEHARD测试，性能满足要求。由于仅使用了普通逻辑单元，使得本设计能够迅速移植到ASIC设计，大大缩短了开发周期。

亚稳态是异步电路和异步FIFO 设计中的常见问题,将异步信号同步化的几种常用方法虽能大大将降低亚稳态发生的概率, 但无法 根除! 亚稳态的发生。本文提出的半拍错位同步法!, 通过附加的带异步复位端的D 触发器和高频时钟, 将异步时钟分别同步到高频时钟的上升沿和下降沿, 使得过于接近的异步时钟在时间上拉开一定的间隔, 只要选择适当的延迟时间和高频时钟, 便能彻底消除亚稳态的发生, 在航天航空、军事等对要求高可靠数据传递的应用领域具有广阔的应用前景。

这个文档对IC设计中的跨时钟域处理写的比较详细，对常用的会出现亚稳态的设计都举了一些例子，还是非常不错的，给大家分享一下

亚稳态产生消除与避免

放电参数对环境亚稳态诱导解吸电离效率和稳定性的影响