实验四：“五级流水线与流水线冒险1”主要探讨了MIPS处理器中五级流水线的工作原理以及如何处理流水线冒险，特别是数据相关（RAW）的问题，以提高处理器的执行效率。实验目的是通过理解MIPS五级流水线的结构，识别在执行特定指令序列时可能出现的各种流水线冒险，然后通过指令重排序和使用前向数据传递（Forwarding）等技术来减少这些冒险，从而提升性能。 在五级流水线中，通常包括取指（IF）、译码（ID）、执行（EX）、访存（MEM）和写回（WB）五个阶段。当指令在不同阶段执行时，如果一条指令的结果需要作为下一条指令的输入，而这两条指令又没有正确地按时间顺序排列，就会出现流水线冒险，尤其是数据相关（RAW）。例如，如果一个加法的结果需要在下一条指令的访存阶段使用，但加法指令还在执行阶段，就会发生数据冲突，导致流水线停滞。 实验内容是基于C语言的矩阵相加代码，转换成MIPS汇编语言，并在WinMIPS64模拟器中运行。原始代码中，由于数据加载和存储的顺序不当，导致了多次RAW数据相关。通过对指令序列的调整，可以有效地减少这些相关，从而提升流水线的吞吐量。例如，通过提前加载`len`变量的值，可以消除两条指令之间的RAW依赖；另外，通过改变加载、计算和存储的顺序，也能减少数据相关的次数。 此外，实验还引入了前向数据传递功能。在现代处理器中，前向数据传递是一种优化技术，它允许处理器内部在执行阶段提前将计算结果传递给后续的访存阶段，而不是等待写回阶段，从而减少流水线的等待时间，提高性能。启用这个功能后，可以进一步减少因数据相关引起的延迟，使流水线执行更加流畅。 通过实验，学生可以深入理解流水线的工作机制，学习如何通过指令调度和硬件优化技术来提高处理器效率。实验提供了实际操作和数据分析的机会，有助于理论知识与实践技能的结合，对于提升对计算机体系结构的理解非常有益。

COA MIPS 五级流水线设计实验报告.pdf

本设计在RICSV的基础上用Verilog语言实现了流水线CPU设计，项目中包含了五级流水线各自的源文件和testbench文件。

合肥工业大学cpu课程设计 代码+报告 五级流水线多周期mipscpu

Pipeline-processor：基于Verilog HDL的五级流水线处理器 开发平台 VIVADO 16、xilinx FPGA开发板 设计要求 设计一个 5 级流水线的 MIPS 处理器，采用如下方法解决竞争问题: 采用完全的 forwarding 电路解决数据关联问题。 对于 Load use 类竞争采取阻塞一个周期 + Forwarding 的方法解决。 对于分支指令在 EX 阶段判断（提前判断也可以），在分支发生时刻取消 ID 和 IF 阶段的两条指令。 对于 J 类指令在 ID 阶段判断，并取消 IF 阶段指令。 分支和跳转指令做如下扩充：分支指令（ beq 、 bne 、 blez 、 bgtz 、 bltz) 和跳转指令 (j 、 jal 、 jr 、 jalr) 该处理器支持未定义指令异常和中断的处理 设计定时器外设，可以根据设定周期产生外部中断，通过该定时器触发

五级流水线cpu

mipsCPU 利用verilog硬件描述语言实现mips五级流水线CPU设计，并实现20条基本指令和其他高级指令，

计算机体系结构 五级流水线 模拟器 C# MIPS 计算机体系结构 五级流水线 模拟器 C# MIPS 计算机体系结构 五级流水线 模拟器 C# MIPS

采用一级cache设计对五级流水线CPU进行优化，Cache的工作原理是基于程序访问的局部性。根据程序的局部性原理，可以在主存和CPU通用寄存器之间设置一个高速的容量相对较小的存储器，把正在执行的指令地址附近的一部分指令或数据从主存调入这个存储器，供CPU在一段时间内使用。这对提高程序的运行速度有很大的作用。这个介于主存和CPU之间的高速小容量存储器称作高速缓冲存储器(Cache)。

建议师弟师妹们还是要自己写，完整地理解好CPU设计的思路，不要直接在网上找到就抄。http://blog.csdn.net/c602273091/article/details/35883557 大家可以到师兄博客看一下hazard解决的思路分析。