异步fifo乒乓操作工程文件

ZYNQ AXI4读写DDR3进行图像存储的乒乓操作

1、设计了一个异步模块，该模块可以自定义数据位宽与数据深度，且可以输出可读数据数与已写数据数，当然用户也可以自定义满阈值数。 2、设计了两级fifo缓存器，当然在此基础上你也可以进行扩展与沿伸。 3、注意：此设计的读时钟应该比写时钟要快，否则会丢失一部分数据。

乒乓操作实测源码，颇具实用性。

浅谈FPGA的乒乓操作-附件资源

本文讨论的四种常用 FPGA/CPLD设计思想与技巧： 乒乓操作、 串并转换、 流水线操作、 数据接口同步化， 都是 FPGA/CPLD 逻辑设计的内在规律的体现， 合理地采用这些设计思想能在FPGA/CPLD设计工作种取得事半功倍的效果。FPGA/CPLD的设计思想与技巧是一个非常大的话题， 由于篇幅所限， 本文仅介绍一些常用的设计思想与技巧， 包括乒乓球操作、 串并转换、 流水线操作和数据接口的同步方法。 希望本文能引起工程师们的注意， 如果能有意识地利用这些原则指导日后的设计工作， 将取得事半功倍的效果！

本人亲自验证，修改了一些小的bug,可以实现乒乓操作

本代码用两片片外SRAM实现了乒乓读写操作，并提供相应的激励文件，亲测有效，可以参考

乒乓操作的处理流程为：输入数据通过“输入数据选择单元"将数据等时分配到两个数据缓冲模块中，在第一个缓冲周期，将输入的数据流缓存到“数据缓冲模块1"中，在第二个缓冲周期，通过“输入数据单元”切换，将输入的数据缓存到“数据缓冲模块2’’，同时将“数据缓冲模块1”缓存的第一个周期数据通过“数据选择单元”的选择，送到“数据流运算处理模块’’进行处理，在第三个缓冲周期通过“输入数据选择单元"的再次切换，将输入的数据流缓存到“数据缓冲模块1”中，同时将“数据缓冲模块2”缓存的第二个周期的数据通过“输出数据选择单元”的切换，送到“数据流运算处理模块”进行运算处理。如此循环。

详细举例讲述了PFGA的流水线设计，FPGA开发技巧能有很大帮助，国外原著翻译过来的。