VHDL中,在两个Process中对同一个信号赋值,要做那些事情？对两个PROCESS问题，可以用中间信号作传递完成：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all;entity dou is port ( clk1 : in std_logic; clk2 : in std_logic; q : out std_logic_vector(0 to 3) );end dou;