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基于CPLD的数字时钟设计VHDL代码
课程设计中的基于CPLD的数字时钟VHDL代码:由于此课程设计主要以CPLD--EPM570T100C5N芯片为主,通过Quartus II编程软件进行编程,能实现以了时间24小时为一个周期的计时和显示(时,分,秒共6个数码管显示);本设计还拓展了闹钟模块和秒表模块。有校时功能,可以分别对时,分,秒的值单独校时,使其校正到标准时间(即可以对时间进行预值);计时过程具有报时功能,当时间到达整点进行5S蜂鸣或指示灯亮报时。在各种模块中的操作不会影响其他两个模块。
2024-05-26 00:22:54
27KB
VHDL
CPLD
数字时钟
1
抢答器 vhdl
我自己用VHDL写的抢答器,分享一下,还不错
2024-05-23 21:51:00
211KB
VHDL
1
北邮 数电实验-双色点阵扫描显示控制器(包含vhdl、仿真及报告)
实验任务要求 (1)用 8×8 点阵显示字符,每次显示一个字符,每按一次按键切换一个 字符,显示至少 6 个字符或图案,且必须包含自己姓名的第一个字母。 (BUPT ZJ) (2)用按键进行字符切换,要求为按键设计防抖动电路。 (3)实验板上输入时钟选择 1kHz。 基本思路: (1) BUPTZJ 是六个字符,用模 6 计数器; (2) 用 8×8 点阵显示字符,用模 8 计数器; (3) 在任何一个时刻,点阵中同时只能有一行亮,用 3-8 线译码器保证 只有一行亮; (4) 用按键进行字符切换,用按键防抖程序保证输入; (5) 用 10 分频器保证按键防抖的运行;
2024-05-20 22:58:05
2.7MB
数电实验
电子信息
1
VHDL北邮数电实验四 数码管显示0-9计数器
设计并实现一个在数码管上显示的计数值为0~9的计数器,要求仿真并下幸到实验板上验证。 1.计数值每秒加1,0~9计数,加到9回0; 2.BTN0为暂停键,按一下计数停止,再按一下计数继续,要求为BTNO设计防抖电路; 3.在数码管DISP2上显示计数结果; 4.BTN7为复位键,无论何时按下计数值都回到0; 5.实验板上时钟选择100HZ。
2024-05-20 15:22:07
364KB
vhdl
1
VHDL北邮数电实验五 双色点阵扫描显示控制器
1.用 8×8 点阵显示字符,每次显示一个字符,每秒切换一次,显示内容为 “B”、“U”、“P”、“T”及姓名的第一个字母。如张三显示的内容为“B”、 “U”、“P”、“T”、“Z”、“S”。 2. 为系统设置一个复位键,复位后重新从“B”开始循环显示,要求使用按 键复位。 3. 实验板上输入时钟选择 1kHz。
2024-05-16 15:59:08
2KB
vhdl
1
FPGA系统课程设计 VHDL数字式工频有效值多用表的设计
基于vhdl在quartusii上的设计,通过实验板检测。
2024-04-27 11:30:15
108.11MB
vhdl
fpga
1
基于VHDL的电子密码锁设计
一份报告 代码极少 有图有真相 非原创 适用于写报告的同志们
2024-04-18 20:31:31
94KB
VHDL
电子密码锁
1
基于可编程的二相线阵CCD驱动电路设计
在基于CCD的微机测谱系统的总体方案中,需要对CCD进行选型并设计其驱动电路。在这样的课题背景下,首先研究了CCD的基本原理,然后根据设计要求选择了线阵CCD-TCD1208AP,并给出了其驱动电路的设计方案,最后对设计进行了仿真。
2024-04-02 15:05:00
329KB
线阵CCD
驱动电路
CPLD
VHDL
1
ETC中FM0解码器的设计
FM0编码以其便于位同步提取、频谱带宽较窄、实现电路简单而在ETC中得到广泛的应用,线路FM0解码模块是ETC系统基带电路重要组成部分,本文基于ETC系统中车载单元(On board unit,OBU)与路边单元(Road sideunit,RSU)之间的短距离双向通信,以提高FM0解码速度的目的,根据FM0编码原则,在FPGA软件环境下用高级硬件描述语言VHDL实现FM0解码器设计,给出程序代码
2024-03-30 16:19:44
95KB
短距离通信
VHDL
FPGA
数据解码
1
VHDL跑步机
vhdl作业 跑步机设计 包含分频电路 波形仿真
2024-03-18 16:35:00
4.5MB
vhdl
数字电路设计
1
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