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FPGA 约束
FPGA 约束
上传者:
21539875
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上传时间: 2022-07-07 11:40:45
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文件大小: 596KB
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文件类型: PDF
FPGA
约束
跨时钟域路径 分析 在FPGA 设计中,并不是所有的路径都需要做时序分析,称之为假路径(false path),比 如有些路径在正常工作时并没有实现具体的逻辑功能,或者一些测试阶段使用的逻辑;有些 是不需要做时序分析,如跨时钟域路径。 可以通过添加false_path 约束,告知vivado 在时序分析时忽略这些路径,这样带来的好 处有:
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