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-Configuration-Controller:一种配置控制器解决方案,允许
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器件配置下游FPGA
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配置控制器 一种配置控制器解决方案,允许
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器件配置下游FPGA。 可以在上面的GitHub“发布”选项卡中找到此IP的正式版本。 ##概述此IP旨在安装到Xilinx Vivado / SDK工具中,使用户能够为
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器件创建一种配置一个或多个下游FPGA器件的方法。 该控制器是为7系列设备设计的,但是由于比特流格式的通用性,它也可以用于配置较早的FPGA。 随着设计变得越来越复杂并需要更多的设备,通常希望让一个
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SoC设备充当其他FPGA的配置控制器。 这种方法还允许对整个系统中的各种比特流使用统一的存储介质。 注意:此控制器不允许配置下游
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-7000设备。 这是因为除JTAG端口外,
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-7000设备没有“从”配置模式。 该库是使用创建的,但可能会与其他版本向前和向后兼容。 ## Xilinx配置模式根据电路板布局,所需的配置速度和I / O
2022-11-10 18:45:47
24.23MB
VHDL
1
基于帧差法的运动目标跟踪检测
基于
ZYNQ
7010实现的帧差法运动目检测 开发环境是VIVADO2018.3和SDK 可以定位出所在的目标,并框出来,具体效果参考博客。
2022-11-08 22:50:36
209.41MB
ZYNQ
帧差法
运动目标定位
1
ug585-
Zynq
-7000-TRM
本资源为
zynq
7000系列的软件部分资源说明
2022-10-23 19:39:45
18.76MB
zynq
ug585
1
ZYNQ
系列核心板设计资料 包含原理图及PCB文件
ZYNQ
系列核心板设计资料 包含原理图及PCB文件
2022-10-18 09:05:58
556KB
ZYNQ系列核心板
1
ZYNQ
AD9361的裸机SDK配置代码
ad9361_get_en_state_machine_mode(ad9361_phy, &ensm_mode); ad9361_get_en_state_machine_mode(ad9361_phy, &ensm_mode); ad9361_get_en_state_machine_mode(ad9361_phy, &ensm_mode);
2022-10-16 09:05:08
131KB
AD9361
1
ZYNQ
核心板 DDR内存 外形 AD工程
ZYNQ
核心板工程 6层PCB 双DDR颗粒 16G EMCC内存 PS-PL引脚端口全部引出 集成式DCDC转换器 AD工程
2022-10-11 09:00:39
4.52MB
xc7z
xc7z010
赛灵思
双DDR
1
linux_dma.zip
对应我的博客《Zedboard学习(五)----Linux下调试dma驱动》,主要是对于
Zynq
Linux DMA 的字符设备驱动代码与测试代码,可以帮助学习
Zynq
平台的嵌入式开发。
2022-10-10 14:16:59
3KB
zynq
Linux
dma
1
zynq
-7000学习笔记(九)——frame buffer图像显示编程-附件资源
zynq
-7000学习笔记(九)——frame buffer图像显示编程-附件资源
2022-09-29 01:05:54
23B
1
ZYNQ
的启动过程原理解析
关于Xilinx系统平台(以实际嵌入式项目为例)的开机启动过程原理进行全面分析,帮助新手掌握其基本原理
2022-09-27 08:51:17
736KB
Xilinx
1
ZYNQ
X7Z020 只有PL端的程序固话
ZYNQ
X7Z020 只有PL端的程序固话,在领航者开发板验证没有问题。
2022-09-26 15:00:49
3.78MB
PL端固化
XC7Z020
1
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