// 2023.3 AD7768-4 FPGA输出四通道数据 verilog
//输入DCLK,DRDY,DOUT0~3,共6个引脚
//输出data0~data4，4个通道的数据，已转化为毫伏值，根据自己需要进行修改
//输出速率可修改，也与DCLK有关
//已通过验证，可自行仿真，或直接运行
//不提供TB文件，需要可联系作者提供
verilog 正点原子 开拓者 EP4CE10 Quartus
2023-12-07 21:00:54
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XILINX SPARTAN6 FPGA 双通道的12bit ADC ad9226输入测试程序VERILOG逻辑例程源码 ISE14.7工程文件
module ad9226_test(
input clk50m,
input reset_n,
input rx, //uart rx
output tx, //uart tx
input [11:0] ad1_in,
output ad1_clk,
input [11:0] ad2_in,
output ad2_clk
);
parameter SCOPE_DIV =50; //定义chipscoe的分频系数,
assign ad1_clk=clk50m;
assign ad2_clk=clk50m;
wire [11:0] ad_ch1;
wire [11:0] ad_ch2;
wire [7:0] ch1_sig;
w
2023-12-07 20:36:32
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verilog实现占空比50%的3分频 通过上升沿和下降沿分别触发模3 的counter 再通过组合逻辑实现占空比1:1
2023-12-04 21:58:47
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1．时钟输入采用实验箱的1Hz信号（在电源开关下面），分别测试两片74x161的逻辑功能。由于数码管不能显示A-F，所以用LED灯显示计数器的输出状态。
2．将两片74x161进行级联，实现模256计数器，用LED灯显示计数器的输出状态。
3．用两片74x161分别实现模6和模10计数器，用数码管显示计数器的输出状态。再将两片74x161进行级联，实现模60计数器，用数码管显示计数器的输出状态。
4.拓展题：任选一个设计下列十进制计数器：模24、模28、模29、模30、模31、模100。
2023-11-23 15:24:17
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1．3-8译码器的设计和实现。
2．4位并行进位加法器的设计和实现。
3．两输入4位多路选择器的设计和实现。
4．拓展：3输入多数表决器设计和实现。
实验要求如下：
1．采用Verilog语言设计，使用门级方式进行描述。
2．编写仿真测试代码。
3．编写约束文件，使输入、输出信号与开发板的引脚对应。
4．下载到FPGA开发板，拨动输入开关，观察Led灯的显示是否符合真值表。
2023-11-23 15:23:33
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Verilog设计_时钟分频
时钟分频的设计，实现任意的奇数分频和偶数分频。
分频的本质是引入一个计数器，到特定的时候指示反转，从而达到分频的效果。
通过控制计数器的动作进而控制占空比，但是奇数分频想通过计数器直接分频出占空比50%的时钟是不可能的，必须要通过中间的临时波形，做一些逻辑 “与” “或” 的动作才能得到占空比50%的分频时钟。
方法有很多种，我的代码中统一使用异或，通过参数化控制可以改变分频系数。至于想改变占空比的话，只要根据需要去调整中间时钟和计数器的动作，然后进行相应逻辑运算即可，可以灵活处理。
通过控制参数，可以实现任意比例的分频时钟。
2023-11-23 15:19:17
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1．逻辑输入采用实验箱的K1-K11，逻辑输出接L1-L10。测试实验箱上的HD74LS04P（非门）、SN74LS32N（或门）、SN74LS00N（与非门）、SN74HC86N（异或门）、SN74HC153（数据选择器、多路复用器）的逻辑功能。
2．采用小规模逻辑器件设计一位数据比较器：设一位数据比较器的输入为A、B，比较A>B，A=B，A
2023-11-23 15:15:10
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内容概要：
这个资源是一个FPGA课程设计项目，旨在通过设计实现一个示波器并将波形数据显示在显示器上。该项目提供了源码、设计文件和仿真文件，帮助学生学习和实践FPGA数字信号处理和显示技术。
该资源的内容概要如下：
源码：包含示波器与显示器综合设计的Verilog或VHDL源代码文件。这些源码描述了示波器的数据采集、信号处理和显示控制等功能模块。
设计文件：包括FPGA综合和实现所需的约束文件，用于指定时钟频率、引脚分配以及显示器接口等信息。
仿真文件：提供了对示波器与显示器功能进行功能仿真和时序仿真的测试文件。这些文件可以用于验证设计的正确性和性能。
适用人群：
这个资源适用于以下人群：
FPGA学习者：对于正在学习FPGA的学生或爱好者，本资源提供了一个实际的项目示例，可以帮助他们理解数字信号处理原理，并学习如何将处理后的波形数据显示在屏幕上。
教育机构：教育机构可以将这个示波器与显示器综合设计项目作为FPGA课程的实践项目，让学生通过完成该项目来提高他们的数字信号处理和显示技术能力。
工程师和研究人员：已经具备一定FPGA设计经验的工程师和研究人员
2023-11-19 15:34:53
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qspi接口控制，指令包括spi、dual spi、quad spi，通过验证，供参考
2023-11-07 18:17:39
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