硬件开发时，常用verilog HDL 硬件描述语言来编写CPLD或是FPGA的逻辑程序，但各芯片厂商提供的verilog编辑器不仅外观丑陋，而且使用起来非常不灵活，有的甚至无法自动缩进。
忍无可忍，只好自己动手，丰衣足食。
还好有Ultraedit这么一个强大的编辑器软件，可以DIY一个语法环境出来，网上找到的verilog语言wordfile都不是很全，最要命的是不能生成函数(模块)列表，自动配对、缩进也没做全。
花了半天时间，学习了一下所谓的“正则表达式”，终于生成了我希望的完整列表。
最后说一下，这个wordfile使用时要注意的地方：
1.有的内部module的端口列表比较长，为了可以像函数一下展开和收起，定义了“（+制表符”和“）；”是一对可收起的标示符，因此在其他地方的“）；”最好在中间插个空格。
2.设置了多级列表，
module
parameter
input port
output port
ioput port
wire
reg
always block
assign lines
submodule
port
3.文件时*.uew格式，在UE19里可以直接用，其他早前版本，可以用文本文件打开，拷贝到wordfile文件里去。
4.使用中有什么问题，欢迎加QQ（2245240164，请注明verilog），乐意分享和交流
2019-12-21 21:04:00
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查看路径，打开UE，查看”语法高亮“选项，得到../WordFiles路径，将需要的语法文件复制到改路径即可，V24以前的老版本可能需要其他修改，请自行搜索使用方法
2019-12-21 20:12:28
1.7MB
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该vim文件用于vim/gvim下,systemverilog/VMM/UVM文件自动高亮关键字.基于的文件版本及内容为:
1.systemverilog 1800-2012中附录内所有关键字;
2.VMM 1.2中class\method\type\macro;
3.UVM 1.2中class\method\type\macro\type\variable\constant\port\RootMethod
2019-12-21 20:12:18
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vim加载systemverilog语法高亮文件sytemverilog.vim
linux下的vim工具默认没有sv语法高亮，要自已加载，详细说明见我的博客：http://hi.baidu.com/xiyoulhj/blog/item/4ca03d35e271acc1a2cc2bc3.html
2019-12-21 20:07:21
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支持VS2017 如行号消失 请在 VS>>工具>>选项>>文本编辑器>>所有语言>>行号 打钩
2019-12-21 18:53:05
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本文件用来提供 EditPlus 下对 SQL 的语法高亮显示功能。市面上能找到很多资料，我看了接近十份，全部都是一个叫 KK 之人制作的同一个文件。此文件没有区分各种关键字的不同，而且竟然将双引号认定为字符串包括符。于是我重写了一份 sql.stx 文件，改善了发现的上述问题。
下载文件之后，将文件放在一个确定的位置，不要放在桌面这些临时位置。然后在 EditPlus 的菜单栏选择 工具(T) -> 配置用户工具(C)... 。点击之后，在弹出窗中选择左边“类别”中的 文件 -> 设置＆语法 ，点击右边“添加”按钮。类型名称用 SQL ，还需要填写扩展名和语法文件。其中扩展名就写 sql ，不要加点；语法文件通过 ... 按钮选中即可。点击确定，然后最好能重启 EditPlus 。至此，EditPlus 对 SQL 的语法识别即刻生效。
详细配置说明可以参看我的日志：
http://blog.csdn.net/shanelooli/article/details/7970082
2012-09-12 00:00:00
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