提出一种应用于射频频率合成器的宽分频比可编程分频器设计。该分频器采用脉冲吞吐结构,可编程计数器和吞脉冲计数器都采用改进的CMOS源极耦合(SCL)逻辑结构的模拟电路实现,相对于采用数字电路实现降低了电路的噪声和减少了版图面积。同时,对可编程分频器中的检测和置数逻辑做了改进,提高分频器的工作频率及稳定性。最后,采用TSMC的0.13/μmCMOS工艺,利用CadenceSpectre工具进行仿真,在4.5GHz频率下,该分频器可实现200~515的分频比,整个功耗不超过19mW,版图面积为106μm×187μm。
2022-10-27 14:19:13
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RF|微波
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