广工eda实验报告以及代码
2020-01-05 03:12:56 2.78MB eda实验
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广工EDA实验,内含源代码,实验报告,非常完整!!!!!
2020-01-05 03:12:16 1.32MB EDA实验
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EDA实验报告第一次_时序逻辑电路的VHDL设计_组合逻辑电路的VHDL设计.docEDA实验报告第一次_时序逻辑电路的VHDL设计_组合逻辑电路的VHDL设计.doc
2020-01-03 11:43:53 236KB EDA VHDL verlog FPGA CPLD
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异步清除是指复位信号有效时,直接将计数器的状态清零。在本设计中,复位信号为clr,低电平有效;时钟信号时clk,上升沿是有效边沿。在clr清除信号无效的的前提下,当clk的上升沿到来时,如果计数器原态是9(“1001”),计数器回到0(“0000”)态,否则计数器的状态将加1。
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在quartus II 9.0上用原理图设计了一个简易数字钟,这是源程序
2020-01-03 11:36:41 389KB 数字钟
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EDA实验,用QuartersⅡ软件写的。(供EDA初学者参考,我这儿还有EDA编写的电子琴,全加器等,有需要的可以再联系)
2020-01-03 11:36:31 1.06MB EDA实验 QuartersⅡ 计数器
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eda课程实验与总结
2020-01-03 11:28:13 162B eda
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EDA实验 VHDL语言编写 四层电梯控制器设计 完整代码 FPGA开发
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数字系统设计实验报告,中国矿业大学,计算机学院,
2020-01-03 11:20:43 1.97MB 数字系统设计 EDA 实验报告
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该资源有助于学习掌握全自动洗衣机的控制原理。 掌握基于有限状态机的控制电路设计方法。 用Verilog HDL语言编程实现全自动洗衣机控制器,并进行时序仿真。
2019-12-21 22:19:09 271KB 全自动洗衣机控制 EDA实验 设计
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