FPGA设计读取SD卡中的图片并通过VGA屏显示输出的Verilog设计Quartus工程源码文件，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module top_sd_photo_vga( input sys_clk , //系统时钟 input sys_rst_n , //系统复位，低电平有效 //SD卡接口 input sd_miso , //SD卡SPI串行输入数据信号 output sd_clk , //SD卡SPI时钟信号 output sd_cs , //SD卡SPI片选信号 output sd_mosi , //SD卡SPI串行输出数据信号 //SDRAM接口 output sdram_clk , //SDRAM 时钟 output sdram_cke , //SDRAM 时钟有效 output sdram_cs_n , //SDRAM 片选 output sdram_ras_n , //SDRAM 行有效 output sdram_cas_n , //SDRAM 列有效 output sdram_we_n , //SDRAM 写有效 output [1:0] sdram_ba , //SDRAM Bank地址 output [1:0] sdram_dqm , //SDRAM 数据掩码 output [12:0] sdram_addr , //SDRAM 地址 inout [15:0] sdram_data , //SDRAM 数据 //VGA接口 output vga_hs , //行同步信号 output vga_vs , //场同步信号 output [15:0] vga_rgb //红绿蓝三原色输出 ); //parameter define parameter PHOTO_H_PIXEL = 24'd640 ; //设置SDRAM缓存大小 parameter PHOTO_V_PIXEL = 24'd480 ; //设置SDRAM缓存大小 //wire define wire clk_100m ; //100mhz时钟,SDRAM操作时钟 wire clk_100m_shift ; //100mhz时钟,SDRAM相位偏移时钟 wire clk_50m ; wire clk_50m_180deg ; wire clk_25m ; wire rst_n ; wire locked ; wire sys_init_done ; //系统初始化完成 wire sd_rd_start_en ; //开始写SD卡数据信号 wire [31:0] sd_rd_sec_addr ; //读数据扇区地址 wire sd_rd_busy ; //读忙信号 wire sd_rd_v

可产生1~10kHz的方波、三角波、正弦波 随着频率的升高，三角波、正弦波的精度会变差

Windows通信一般是通过Socket建立TCP通信的，需要固定的IP与端口号。但是，实际上，如果服务器不是公网的，那么IP会经常变化，这可能是因为IPV4数量少的原因吧。如果想做TCP测试，在内网建一个主机，外网如何访问内网呢？我们一般使用域名，动态域名解析来完成这个工作。 http://blog.csdn.net/tcjy1000/article/details/50520095

周工ican协议v1.0学习文件，stm32+ican工程源代码例程，很适合can协议学习，以及简易通讯协议的编写diy

贝塞尔曲线算法工程源代码

VB.net源码，通过HLSL shader对图像进行灰度变成不透明度的处理。通过自定义控件利用MediaPlayer播放透明通道视频。利用ShaderEffect实时处理的视频帧作为OpacityMask蒙版。

stm32F103串口的调试，串口2发送数据串口1接收并在串口调试助手上显示keil工程源码，可做为你的学习设计参考。

非常完整的工程源码包文件，系统架构文件组织清晰，采用最新的uC/OS-III代码开发

基于Spark1.6，使用Spark SQL框架和sqlite数据库，把唐诗三百首，宋诗三百首和元明清诗精选导入数据库，可以按来源，体裁及作者，方便地查出诗句或试题中包含某个关键字的作品，还可以在选中作品后，进行五绝，七绝和五律，七律的自动集句的尝试。

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