Corundum是一个基于FPGA的开源原型平台，用于高达100 Gbps及更高的网络接口开发。Corundum平台包括一些用于实现实时，高线速操作的核心功能，包括：高性能数据路径，10G / 25G / 100G以太网MAC，PCI Express第3代，自定义PCIe DMA引擎以及本机高精确的IEEE 1588 PTP时间戳。一个关键功能是可扩展队列管理，它可以支持超过10,000个队列以及可扩展的传输调度程序，从而可以对包传输进行细粒度的硬件控制。结合多个网络接口，每个接口多个端口以及每个端口事件驱动的传输调度，这些功能可实现高级网络接口，体系结构和协议的开发。这些硬件功能的软件接口是Linux网络协议栈的高性能驱动程序。该平台还支持分散/聚集DMA，校验和卸载，接收流散列和接收端缩放。一个全面的，基于Python的开放源代码仿真框架促进了开发和调试，该框架包括整个系统，从驱动程序和PCI Express接口的仿真模型到以太网接口。通过实现微秒级时分多址（TDMA）硬件调度程序，以100 Gbps的线速执行TDMA调度，而没有CPU开销，证明了Corundum的强大功能和灵活性。

5.4 结构化建模具体实例对一个数字系统的设计，我们采用的是自顶向下的设计方式。可把系统划分成几个功能模块，每个功能模块再划分成下一层的子模块。每个模块的设计对应一个module ，一个module 设计成一个verilog HDL 程序文件。因此，对一个系统的顶层模块，我们采用结构化的设计，即顶层模块分别调用了各个功能模块。下面以一个实例（一个频率计数器系统）说明如何用HDL进行系统 设计。在该系统中，我们划分成如下三个部分：2输入与门模块，LED显示模块，4位计数器模块。系统的层次描述如下： TOP CNT_BCD (CNT_BCD.v) Sub AND2 CNT_4b HEX2LED

FPGA采用tlc5540采样的示波器设计的verilog代码工程，可直接综合下载至FPGA的芯片中。

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傅立叶递质 基于FPGA的可变QAM发送器，具有可扩展的时域和频域混合信号处理功能。 详细信息和说明可以在找到。 现场可编程门阵列（FPGA）的灵活性及其并行处理能力使它们成为通信系统中数字信号处理的理想选择。 但是，如今，随着我们进入频率范围并且基于FPGA的设备的时钟频率低于1GHz，空中性能的进一步改善悬而未决。 能够在频率壁限制内满足性能优化的新方法变得非常重要。 在这种情况下，本文采用了像正交幅度调制（QAM）和时域和频域混合方法这样的有效调制技术，来采用基于FPGA的通用可扩展QAM发送器，并在混合域中执行滤波器并行化。 本文开发的系统在时钟频率低至62.5MHz的情况下，对于QAM-16格式实现了4Gb / s的吞吐量，从而为时钟频率受限的应用铺平了前景广阔的方法。 可以在以下地址找到完整论文的链接： : 。 该项目是我在硕士论文的结果，可。 编辑 提供集成前向纠

Matlab代码verilog Cordic双曲线正切 他是使用Cordic算法的双曲正切函数的实现和仿真。 .m文件仅用于仿真，验证和测试生成，但verilog脚本可以直接用作项目中的模块。 算法 使用Cordic算法来计算双曲正切函数有两种主要方法。 第一种方法是使用旋转模式直接计算它，第二方法是使用矢量化模式计算sinh和cosh，然后将它们除以另一种线性cordic算法。 在此存储库中，将实施最新的存储库。 Matlab文件 所有的matlab函数均使用定点计算实现 科迪克 使用ROM_lookup.m和cordic_Div.m实现cordic tanh算法的函数。 此功能计算出tanh并输出结果。 定点属性使用输入参数传递给函数。 ROM_lookup.m 此函数返回正切倒数。 这部分将是HDL实施中的查找表。 cordic_Div.m 该函数实现了cordic划分算法，该算法用于在cordic.m中划分sinh和cosh。 cordic_test_generator.m 该文件产生Verilog测试用例，以将其馈送到DUT测试台 cordic_test_check.m 该文

杜勇老师的《数字通信同步技术的MATLAB与FPGA实现——Altera Verilog版》一书，改文件为书本里的MATLAB仿真例子以及FPGA的verilog代码。

LDPC的VHDL和verilog代码，大家相互学习下！

本设计利用分布式DA算法，串行实现4抽头的FIR滤波器

320AIC23音频解码芯片，在红色飓风开发板上已实现，ISE工程，verilog