基于FPGA的verilog的电子密码锁设计_可运行.rar

摘要：介绍了基于FPGA的四层电梯控制系统的设计。该系统采用Altera公司的CycloneⅡ系列FPGA芯片EP2C5T144作为主控制芯片，采用Verilog-HDL编程描述，实现对电梯的智能控制，经仿真验证，完成所要求功能。该设计采用模

基于FPGA实现对AD7656的采样与存储

设计一个基于FPGA 的学校打铃器。该打铃器具备电子钟的基本功能，并能按照学校日常作息时间定时打铃。完成打铃器的设计，并在实验箱上进行实际功能测试。

1、利用QuartusII的"MegaWizard Plug-In Manager", 设计输入数据宽度是4bit的ADD、SUB、MULT、DIVIDE、COMPARE 把它们作为一个project,DEVICE选用EPF10K70RC240-4，对它们进行 时序仿真， 2、利用QuartusII的"MegaWizard Plug-In Manager"中的LPM_COUNTER， 设计一个20bit的up_only COUNTER, 要求该COUNTER在FE0FA和FFFFF之间自动循环计数； 分析该COUNTER在EPM7128SLC84-7、EPM7128SLC84-10、和EPF10K70RC240-2、 EPF10K70RC240-4几种芯片中的最大工作频率； （仅EPF10K70RC240-4芯片,最大允许Clock频率下）。

基于FPGA的计算器设计，实现简易加减乘除计算器设计采用VHDL语言设计

为了更好地利用频率特性测试仪，也称扫频仪(FSI)，测量被测电路网络的幅频特性和相频特性，提出了一种基于 FPGA核心的新型频率特性测试仪设计方案。并在此基础上实现了测量500 Hz至125 kHz带宽的幅频特性和相频特性的功能，各项指标的仿真结果与实测结果高度吻合，与点频测量法相比较误差在5％以内，并在小型化，数字化，低功耗方面有所特色。

基于FPGA的自动打铃器设计实现，有数字钟的功能（不包括校时等功能），可设置六个时间定时打铃，每次可响铃五秒。

本工程是利用字模提取软件，将待显示的汉字转化为mif文件，存储在rom中。然后根据VGA时序显示到5寸的LCD显示屏中。 该工程用到的硬件基础是EP4CE30，一块分辨率为800*480的5寸LCD显示屏

以Altera公司的Quartus Ⅱ 7.2作为开发工具，研究了基于FPGA的DDS IP核设计，并给出基于Signal Tap II嵌入式逻辑分析仪的仿真测试结果。将设计的DDS IP核封装成为SOPC Builder自定义的组件，结合32位嵌入式CPU软核Nios II，构成可编程片上系统（SOPC），利用极少的硬件资源实现了可重构信号源。该系统基本功能都在FPGA芯片内完成，利用 SOPC技术，在一片 FPGA 芯片上实现了整个信号源的硬件开发平台，达到既简化电路设计、又提高系统稳定性和可靠性的目的。