设计一个基于FPGA 的学校打铃器。该打铃器具备电子钟的基本功能，并能按照学校日常作息时间定时打铃。完成打铃器的设计，并在实验箱上进行实际功能测试。
2021-10-18 23:01:13
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1、利用QuartusII的"MegaWizard Plug-In Manager",
设计输入数据宽度是4bit的ADD、SUB、MULT、DIVIDE、COMPARE
把它们作为一个project,DEVICE选用EPF10K70RC240-4，对它们进行
时序仿真，
2、利用QuartusII的"MegaWizard Plug-In Manager"中的LPM_COUNTER，
设计一个20bit的up_only COUNTER,
要求该COUNTER在FE0FA和FFFFF之间自动循环计数；
分析该COUNTER在EPM7128SLC84-7、EPM7128SLC84-10、和EPF10K70RC240-2、
EPF10K70RC240-4几种芯片中的最大工作频率；
（仅EPF10K70RC240-4芯片,最大允许Clock频率下）。
2021-10-18 21:00:06
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为了更好地利用频率特性测试仪，也称扫频仪(FSI)，测量被测电路网络的幅频特性和相频特性，提出了一种基于 FPGA核心的新型频率特性测试仪设计方案。并在此基础上实现了测量500 Hz至125 kHz带宽的幅频特性和相频特性的功能，各项指标的仿真结果与实测结果高度吻合，与点频测量法相比较误差在5％以内，并在小型化，数字化，低功耗方面有所特色。
2021-10-18 16:13:55
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基于FPGA的自动打铃器设计实现，有数字钟的功能（不包括校时等功能），可设置六个时间定时打铃，每次可响铃五秒。
2021-10-18 11:34:07
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本工程是利用字模提取软件，将待显示的汉字转化为mif文件，存储在rom中。然后根据VGA时序显示到5寸的LCD显示屏中。
该工程用到的硬件基础是EP4CE30，一块分辨率为800*480的5寸LCD显示屏
2021-10-17 15:57:53
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以Altera公司的Quartus Ⅱ 7.2作为开发工具，研究了基于FPGA的DDS IP核设计，并给出基于Signal Tap II嵌入式逻辑分析仪的仿真测试结果。将设计的DDS IP核封装成为SOPC Builder自定义的组件，结合32位嵌入式CPU软核Nios II，构成可编程片上系统（SOPC），利用极少的硬件资源实现了可重构信号源。该系统基本功能都在FPGA芯片内完成，利用 SOPC技术，在一片 FPGA 芯片上实现了整个信号源的硬件开发平台，达到既简化电路设计、又提高系统稳定性和可靠性的目的。
2021-10-16 19:00:06
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基于FPGA的CPU设计。。利 用 EDA 技术 在一 片 芯 片上 形 成 CPU，不 受
硬 件条件的控 制 ，可根 据实 际要 求定 制 合 适 的 CPU。
传统的 CPU 结构模 式— —冯诺 依曼 结构 和 哈佛 结构
正在受到 巨大 的挑 战 ，CPU 的设计技 术进 入 了一个全
新 的时代
2021-10-14 20:45:52
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