[VHDL入门.解惑.经典实例.经验总结].黄任.扫描版.zip.001

60进制和24进制计数器基于VHDL语言编写 60进制和24进制计数器基于VHDL语言编写

VHDL数字24进制计数器 VHDL数字24进制计数器

24进制计数器(基于VHDL语言)用VHDL语言书写

基于VHDL语言的EDA秒表作业设计，包括分频、秒表主体和数码管显示译码器，附有工程文件和管脚信息（EDA大作业西电02105143）

fpga实现7段数码管显示（vhdl），通常为了方便使用，七段数码管还会多出一段用来表示 “小数点”，因此七段数码管实际上是八段，习惯上仍称为“七段数码管”。 七段数码管分共阴极和共阳极两种封装形式，当七段数码管中所有段 LED 的 负极连接在一起进制控制，而所有的 LED 正极单独控制，则称为“共阴极” 数码管，反之则称为“共阳极”数码管。本实验中 FPGA 实验板上用到的是 “共阳极”七段数码管，如图 所示。

北京邮电大学数字电路综合实验洗衣机控制器实验报告【完整的VHDL源代码】

EDA课程的VHDL设计实例：出租车计价器。包括满三公里开始计费，满20元改变价格，暂停，加速等功能

24秒计时器 VHDL entity timer is port( clk : in std_logic; rst : in std_logic; pause : in std_logic; hit : in std_logic; sec1 : out std_logic_vector(5 downto 0); sec2 : out std_logic_vector(7 downto 0); sec1_pause : out std_logic_vector(5 downto 0); sec2_pause : out std_logic_vector(7 downto 0) ); end timer;

方波 上升锯齿波 下降锯齿波 三角波 正弦波 阶梯波