测试没有问题，STM32F10x输出3相SPWM波形，可驱动三相桥，包含完整工程及源码

STM32F407的ADC采集DMA传输例程，根据库函数改编而成，有需要的可以下载，非常值得借鉴参考。

配置ADUCM360的ADC，配置为最高采样精度，然后循环采集5路差分ADC数据，最后将采集到的5路数据通过串口发送出去，我自己写的，已经用过了，绝对能用。

电压基准源设计ADC中基准电压源CMOS带隙基准电压设计论文资料10篇合集: 12bit 50MSPS流水线ADC中基准电压源的设计.pdf 一种基于LDO稳压器的带隙基准电压源设计.pdf 一种无运放的高电源抑制比基准电压源设计.pdf 低功耗带隙基准电压源电路设计.pdf 低温漂系数共源共栅CMOS带隙基准电压源.pdf 宽输入、高电源电压抑制的带隙基准电压源设计.pdf 带数字自校正的CMOS带隙基准电压源设计.pdf 电池保护检测电路以及带隙基准电压源电路的设计.pdf 通用二阶曲率补偿带隙基准电压源.pdf 高精度低温漂CMOS基准源的设计与比较.pdf 高精度曲率校正带隙基准电压源的设计.pdf

STM32-ADC多通道转换实例(二类参照).doc

OFDM接收机的设计——ADC（样值同步） 修正采样频率偏移（SFC）。 因为FPGA的开发板上集成了压控振荡器（Voltage Controlled Oscillator，VCO），所以我们使用VOC来实现样值同步。具体算法为DDS算法。

* 本文件实现ADC模块的基本功能 * 设置ADC1的常规转换序列包含CH10和CH16(片内温度传感器） * 设置了连续转换模式，并使用DMA传输 * AD转换值被放在了AD_Value[2]数组内，[0]保存CH0结果，[1]保存CH16结果 * GetVolt函数计算[0]的值对应的电压值（放大100倍，保留2位小数） * GetTemp函数计算[1]的值对应的温度值，计算公式在相应函数内有说明 * 作者：jjldc（九九）

Cyclone2 FPGA读写 ADC_TLC549实验Verilog逻辑源码Quartus工程文件, module AD_TLC549 ( //input input sys_clk , //system clock; input sys_rst_n , //system reset, low is active; input AD_IO_DATA , //output output reg AD_IO_CLK , output reg AD_CS , output reg [7:0] LED ); //Reg define reg [6:0] div_cnt ; reg ad_clk ; reg [4:0] ctrl_cnt ; reg [7:0] ad_data_shift ; //Wire define //************************************************************************************ //** Main Program //** //************************************************************************************ // counter used for div osc clk to ad ctrl clk 50M/64 = 0.78Mhz always @(posedge sys_clk or negedge sys_rst_n) begin if (sys_rst_n ==1'b0) div_cnt <= 6'b0; else div_cnt <= div_cnt + 6'b1; end //gen ad_clk always @(posedge sys_clk or negedge sys_rst_n) begin if (sys_rst_n ==1'b0) ad_clk <= 1'b0 ; else if ( div_cnt <= 6'd31 ) ad_clk <= 1'b1 ; else ad_clk <= 1'b0 ; end // ad ctrl signal gen // ctrl_cnt 0 - 32is for ad ctrl always @(posedge ad_clk or negedge sys_rst_n) begin if (sys_rst_n ==1'b0) ctrl_cnt <= 5'b0; else ctrl_cnt <= ctrl_cnt + 5'b1; end always @(posedge ad_clk or negedge sys_rst_n) begin if (sys_rst_n ==1'b0) AD_IO_CLK <= 1'b0; else if ( ctrl_cnt == 5'd6 || ctrl_cnt == 5'd8 || ctrl_cnt == 5'd10 || ctrl_cnt == 5'd12 || ctrl_cnt == 5'd14 || ctrl_cnt == 5'd16 || ctrl_cnt == 5'd18 || ctrl_cnt == 5'd20 ) // ad clk low AD_IO_CLK <= 1'b1; else AD_IO_CLK <= 1'b0; end always @(posedge ad_clk or negedge sys_rst

ADC前端电路的五个设计步骤(ADI应用笔记中文版),给IC设计者!

数字校准是高性能流水线ADC设计中的关键技术之一。文章提出了一种基于LMS算法，自动迭代一阶三阶误差系数的后台数字校准技术。该校准技术能够有效地减小电容失配、运放有限增益等非线性因素对系统的影响，提高系统的线性度。使用Simulink对所搭建的16位流水线ADC进行仿真，当采样频率为100MHz，输入信号频率为45MHz时，通过校准，流水线ADC 的有效位数ENOB从9.6位提升至15.7位，信噪比SNR由67.5dB提升至97.6dB，无杂散动态范围SFDR由64.9dB提升至110.8dB。