基于matlab实现的循环谱估计算法,可通过信号谱分析用于分析周期平稳信号的周期估计等,适合初学者和对谱估计感兴趣的工程师。
2021-11-24 10:58:25 1KB 循环谱 周期估计 MATLAB
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1.5 编程基础之循环控制 python版.rar
2021-11-24 09:04:29 11KB python NOI题库
CRC循环冗余校验 大学生计算机网络实验
2021-11-24 08:56:33 1024B CRC循环冗余校验
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独立递归神经网络 简单TensorFlow实现 Shuai Li等人 。 作者在Theano和Lasagne中的原始实现可在找到。 概要 在IndRNN中,循环层中的神经元彼此独立。 基本的RNN用h = act(W * input + U * state + b)计算隐藏状态h 。 IndRNN使用逐元素向量乘法u * state这意味着每个神经元都具有与其最后一个隐藏状态相关的单个递归权重。 IndRNN 可以有效地与ReLU激活功能一起使用,从而更容易堆叠多个递归层而不会使梯度饱和 允许更好的解释性,因为同一层中的神经元彼此独立 通过调节每个神经元的周期性体重来防止梯度消失和爆炸 用
2021-11-23 16:49:59 319KB tensorflow rnn paper-implementations indrnn
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用matlab对(7,4)循环码的误码率进行了仿真
2021-11-23 16:32:25 5KB 信道编码 matlab仿真 误码率
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(英语) 这个demo展示了如何实现卷积神经网络(CNN)对多输入的图像分类。例如,一个名为MNIST的手写数字数据集被分为上半部分和下半部分,如下图所示,上下半部分部分被送入多输入CNN。 (日本人) 这是一个卷积神经网络的演示,可以输入两种类型的图像。 有两个输入层,例如,输入层A用于输入动物面部图像,输入层B用于输入动物爪子图像,以此类推。 从 2019b 版本开始,一种称为自定义循环的方法成为可能,允许对深度学习进行更详细的自定义。为了方便尝试,手写数字的上半部分和下半部分分别从不同的输入层输入,将卷积等后得到的特征组合起来,用全连接层等进一步推进计算。 .如果您能告诉我您对此示例是否有任何更合适的数据或问题,我将不胜感激。还有一些地方还欠缺制作,希望以后继续更新。
2021-11-23 11:46:19 3.42MB matlab
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武汉理工大学计算机学院05级编译原理课程设计。用C++写的一个do-while循环语句的编译程序,用SLR(1)分析方法,中间代码三元式,VS2005平台上运行。其他平台请把代码复制过去即可!
2021-11-23 11:26:17 1.36MB VS2005 编译原理 词法分析 语法分析
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循环码的解码方法(检错和纠错) 检错解码原理:由于任意一个码组多项式T(x)都应该能被生成多项式g(x)整除,所以在接收端可以将接收码组R(x)用原生成多项式g(x)去除。 当传输中未发生错误时,接收码组与发送码组相同,即R(x) = T(x),故接收码组R(x)必定能被g(x)整除; 若码组在传输中发生错误,则R(x)  T(x),R(x)被g(x)除时可能除不尽而有余项,即有 * 以余项是否为零来判别接收码组中有无错码。 捕错解码法
2021-11-23 09:26:15 2.17MB 编码
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5.3 控制命令 5.3.1 配置参数及运行信息通知、查询命令 对象名称 对象编号 索引号 用于配置参数变更后的自动通知以及对配置参数及运行信息的查询。对象描述见附录B中B.3.1。 5.3.2 指定控制方式 指定控制方式对象见5.2.5路口控制方式。交通信号控制的成功应答仅表示发送命令格式正确且接 收成功,需通过控制方式的变化通知来判断控制方式的指定是否成功。 5.3.3 指定控制方案 指定控制方案对象见5.2.9路口控制方案。交通信号控制的成功应答仅表示发送命令格式正确且接 收成功,需通过路口控制方案的变化通知来判断控制方案的指定是否成功。 5.3.4 锁定交通流向 路口编号 交通流类型 进口方向
2021-11-22 23:49:33 947KB GAT1049
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endmodule 图6.46 用生成循环语句定义n位逐位进位加法器 例6.26 在图6.33中,我们列出了16选1多路选择器Verilog代码,该代码实例引用了五个4 选1多路选择器电路,这个4选1多路器电路由一个独立的名为mux4to1模块提供。 16选1多路选择器也可以使用任务(task)来描述,见图6.47所示。 注意观察关 键的不同点。任务mux4to1包含在模块mux16to1中。在always模块中通过case语句 来调用任务。任务的输出必须是一个变量,因此 g 是 reg 型。 module mux16to1 (W, S16, f); input [0:15] W; input [3:0] S16; output f; reg f; always @(W or S16) case (S16[3:2]) 0: mux4to1 (W[0:3], S16[1:0], f); 1: mux4to1 (W[4:7], S16[1:0], f); 2: mux4to1 (W[8:11], S16[1:0], f); 3: mux4to1 (W[12:15], S16[1:0], f); endcase
2021-11-22 11:18:41 15.3MB verilog 数字逻辑基础
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