FPGA开发常用软件vivado资料19.2版本，亲测可以正常开发使用，安装详情内容和激活可以参照网上博客。

ISE14.7的证书文件，具体安装过程见百度教程。Xilinx 已经停止对 ISE 软件的更新, 所以版本14.7为ISE开发环境的最高版本, 大家也再也不需要为软件的不断升级而疲于奔命了。

FPGA基于Verilog语言的普通数字时钟计数器代码

Verilog HDL编写的FPGA LCD1602液晶显示代码

混合基FFT处理器的设计与Verilog实现，王靖琰，曹新民，本文介绍了混合基FFT算法的基本原理，用Verilog语言设计和实现了一个6点混合基 FFT处理器，实验结果证明本处理器能正确地完成6点FFT变��

《Verilog HDL数字系统设计入门》多人表决器（hang_gong_da）

《Verilog HDL数字系统设计入门》计数器数码显示_产生100进制计数器并用数码管显示出来(（hang_gong_da）)

《Verilog HDL数字系统设计入门》设计1111序列检测器(（hang_gong_da）)

module traffic_control(clk,reset,r1,r2,y1,y2,g1,g2 ); input clk,reset;//1Hz输入时钟信号 output r1,r2,y1,y2,g1,g2;//红绿黄灯 reg r1,r2,y1,y2,g1,g2; reg w1,w2,w3,c1,c2,c3;//计时器标志位和使能端 parameter [1:0] s0=2'b00,s1=2'b01,s2=2'b10,s3=2'b11;//4种状态 reg[1:0] current_state,next_state; reg[2:0] cnt_5; reg[4:0] cnt_25,cnt_30; initial begin cnt_5=0;cnt_25=0;cnt_30=0;w1=0;w2=0;w3=0;c1=0;c2=0;c3=0; //赋初值 end always@(posedge clk)//3s计时器 begin if(c2) begin if(cnt_5==2) begin cnt_5<=0;w2<=1'b1;end else if(cnt_5<2) begin cnt_5<=cnt_5+1;w2<=1'b0;end else ; end else ; end

本资源为用Verilog编写的交通灯代码，欢迎下载。本人采用的是Quarters，下载即可用，可编程逻辑器件类课程需要的有缘人可自行下载