7系列的Verilog/VHDL原语使用例程,可用NotePad或UltraEdit等工具打开查看
2019-12-21 19:23:26 172KB Verilog/VHDL 原语
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使用verilog以及VHDL编写的将串口数据转换为32位并口数据,作为FPGA和DSP接口使用
2019-12-21 18:56:33 823KB verilog VHDL 串口 并口
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8051IP核Verilog和VHDL代码全集.DW8051(Verilog版).反向解剖是学习IC设计的捷径,希望对大家有帮助!
2019-12-21 18:51:07 66KB 8051IP核 Verilog VHDL 代码
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FPGA期末课程设计最后做出来的成果。小组成员熬了几个大夜,最后算是做出来一个比较满意的成果,当然啦,老师给的成绩也挺不错的。项目一共分成三大模块,键盘控制模块+逻辑控制模块+显示模块。工具:DE2-115实验板+VGA显示+键盘控制+QuartusⅡ13.0 语言:Verilog+VDHL
2018-06-15 15:56:54 5.85MB FPGA VGA
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