利用verilog语言开发OFDM程序,在Xilinx公司的ISE软件环境下调试通过。
2019-12-21 21:53:52 3.61MB verilo FPGA OFDM 无线通信
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verilog 编写的简单自动售货机,投入1元或者0.5元,当金额达到2.5元时进行出水,并找零。
2019-12-21 21:52:55 1KB verilo auto_s 自动售货机
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ISE工程。实现卫星信号产生所需的CA码,有modelsim仿真
2019-12-21 21:52:09 247KB CA VERILO ISE
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基于FPGA直流电机的速度闭环PID控制,采用硬件描述语言实现直流电机速度控制系统的设计,主要完成以下功能:电机加速、电机减速、电机定速及速度检测等功能的实现。
2019-12-21 21:45:42 2KB FPGA 直流电机 verilo PID
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AES为分组密码,分组密码也就是把明文分成一组一组的,每组长度相等,每次加密一组数据,直到加密完整个明文。在AES标准规范中,分组长度只能是128位,也就是说,每个分组为16个字节(每个字节8位)。密钥的长度可以使用128位、192位或256位。
2019-12-21 21:44:37 23KB aes256 verilo
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详细讲解fpga硬件电路设计设计方法进阶,对应潘松verilogHDL第五版,硬件电路从中级到高级设计。详细讲解fpga硬件电路设计设计方法进阶,对应潘松verilogHDL第五版,硬件电路从中级到高级设计。详细讲解fpga硬件电路设计设计方法进阶,对应潘松verilogHDL第五版,硬件电路从中级到高级设计。
2019-12-21 21:43:58 1.57MB fpga Verilo
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功能:输入多个8bit数据,输出16bitCRC值,用的多项式是CRC8005,通过修改例程中的某字节(程序中有注明),可以实现CRC1021
2019-12-21 21:42:32 199KB CRC fpga Verilo
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这是一个4位加减法器,具有在SWORD板上输入输出的能力。需要Xilinx或ISE 14.7进行打开。可以直接在板上运行,通过开关控制输入,并在7段数码管上输出。
2019-12-21 21:35:50 299KB Verilo FPGA Hardwa
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内容包括:集成电路芯片系统的建模、电路结构权衡、流水、多核微处理器、功能验证、时序分析、测试平台、故障模拟、可测性设计、逻辑综合、后综合验证等集成电路系统的前后端工程设计与实现中的关键技术及设计案例。书中以大量设计实例叙述了集成电路系统工程开发需遵循的原则、基本方法、实用技术、设计经验与技巧。依据数字集成电路系统工程开发的要求与特点,利用Verilog HDL对数字系统进行建模、设计与验证,对ASIC/FPGA系统芯片工程设计开发的关键技术与流程进行了深入讲解。
2019-12-21 21:33:47 100MB Verilo
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内容包括:集成电路芯片系统的建模、电路结构权衡、流水、多核微处理器、功能验证、时序分析、测试平台、故障模拟、可测性设计、逻辑综合、后综合验证等集成电路系统的前后端工程设计与实现中的关键技术及设计案例。书中以大量设计实例叙述了集成电路系统工程开发需遵循的原则、基本方法、实用技术、设计经验与技巧。依据数字集成电路系统工程开发的要求与特点,利用Verilog HDL对数字系统进行建模、设计与验证,对ASIC/FPGA系统芯片工程设计开发的关键技术与流程进行了深入讲解。
2019-12-21 21:33:47 32.51MB verilo
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