This article describes how to use the IEEEtran class with LATEX to produce high quality typeset papers that are suit-able for submission to the Institute of Electrical and Electronics Engineers (IEEE). IEEEtran can produce conference, journal and technical note (correspondence) papers with a suitable choice of class options. This document was produced using IEEEtran in journal mode.
2022-04-01 17:46:21 1.69MB IEEEtran LATEX Class  paper
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AEC非线性和去混响结合比较好的paper,试用于会议系统场景
2022-03-29 22:38:53 3.54MB AEC 非线性 去混响
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1. The Part-Time Parliament 2. Paxos Made Simple 3. paxos made live-paper2-1 Paxos 三篇经典论文,高清
2022-03-27 13:45:57 819KB Paxos  Raft 一致性算法
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简体中文论文查重系统 写在前面 本项目于在2017年完成了第一版并购使用,后经一年多的稳定运行和维护升级,于2018年开源。由于项目架构较老,目前本项目以维护为主进行常规更新和BUG修复,不再进行大的功能性更新。 相关SDK 目前团队开发了一套新的查重SDK(JAVA版)项目链接: ://dreamspark.com.cn/blog/?id 使用示例: : SDK相较于本项目更新频率更高也拥有一些更新更高级的特性。现有的多个商用查重系统和查重网站基于此SDK开发上线。欢迎大家试用,反馈,希望它能帮助大家开发另外,C ++,C#版在计划开发中。 安装使用教程 1,克隆源代码2,使用vs打开,编译(vs需安装.NET开发组件) 3,运行paper_checking.exe文件即可兼容性要求: Windows 7及以上版本,vs2017及以上版本,需安装vc2015运行库和.NET Framework4.6。其他版本需自行测试。报错排除: 1,如果运行时报pdfbox相关错误可将引用中的pdfbox-app.dll删除掉重新添加,然后尝试重新编译。 2,如果IKVM或Spire报错,可
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1.54inch e-Paper 微雪百科 stm32F103CBT6驱动 亲测可用 INTERFACE: PA3:Busy PA1:Rst PA2:DC PA4:CS PB13:SCK(D0/SCL) PB15:MOSI(D1/SDA)
2022-03-22 19:19:46 4.82MB stm32
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现在的查重吖五花八门,说不好什么是最好的。对于论文这件事情,虽然投入的精力很大,但是归根到底,大多数人还是迷迷糊糊完成从开题、中期、修改、查重、答辩的过程。作为过来人,一个论文老司机,我结合自己经历,参照其他人写的,做个汇总,希望能帮助到你们。
2022-03-17 15:26:39 1.02MB content paper
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很好很经典的一本学习书籍,对于相控阵雷达的的学习很有帮助
2022-03-17 10:13:57 11.92MB paper
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该项工作被CVPR 2019录取为oral paper。CVPR是计算机视觉和人工智能领域内的国际顶级会议,2019共收到投稿5160篇,录取1300篇,其中oral paper288篇,仅占全部投稿的5.6%。 作者制作了一个微信小程序展示APDrawingGAN的效果,小程序二维码如下,免费使用,快来试试吧: 肖像画是一种独特的艺术形式,通常使用一组稀疏的连续图形元素,如线条来捕捉一个人的外表特征。肖像画通常是在人物面前或基于人物照片进行创作的,其创作依赖于细致的观察、分析和丰富的经验。一幅好的肖像画能很好地捕捉到人的个性和情感。然而,即使是受过专业训练的艺术家,完成一幅精致的肖像画也需要
2022-03-04 08:37:12 524KB al cvpr IN
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中国移动边缘计算技术体系白皮书英文版:China Mobile Edge Computing Technical White Paper
2022-02-20 16:51:13 1.17MB 中国移动 边缘计算 白皮书 Edge
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Heterogeneous processing has become a hallmark of mobile SoCs, but designing cache coherency across these diverse processing elements can be difficult. Standard on-chip interfaces and network-on-a-chip (NoC) technology are the first step, giving architects IP to efficiently connect compute processing elements as different as CPUs, GPUs, and DSPs. Hardware IP to enable coherent communication between different types of compute engines is the next step. This white paper describes how Arteris’ Ncore IP can help architects design processors fully supporting coherency between heterogeneous elements. The Linley Group prepared this paper, which Arteris sponsored, but the opinions and analysis are those of the author.
2022-02-16 09:53:16 321KB SoC IC Interc networ
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