包括功能文档，代码工程，modelsim仿真文件，简单明了，便于学习。

ALTERA FPGA设计Verilog设计学习资料文档资料Verilog学习教程： Cyclone IV器件手册.pdf Cyclone_IV_器件中的时钟网络与PLL.pdf Embedded Peripherals IP User Guide.pdf FPGA设计全流程.pdf Modelsim仿真技巧REV6.0.pdf TimeQuest静态时序分析REV7.0.pdf Quartus II中上拉电阻的设置方法.pdf quartus2中文手册.pdf ug_vip.pdf VerilogHDL扫盲文.pdf VerilogHDL那些事儿-整合篇.pdf VerilogHDL那些事儿_建模篇.pdf Verilog_HDL_那些事儿_时序篇.pdf verilog分享--verilog快速掌握之模块例化.pdf Verilog数字系统设计教程-夏宇闻.pdf Verilog经典教程第三版.pdf 数字逻辑设计.pdf FPGA 开发指南.pdf Nios II开发指南.pdf

EPM240 CPLD开发板Verilog HDL设计SRAM读写Quartus 13.1工程密码+设计说明文档。SRAM 芯片时序操作大同小异，在这里总结一些它们共性的东西，也提一些用 Verilog 简单的快速操作 SRAM 的技巧。 这里就以本实验使用的 IS62LV256-70U 为例进行说明。其管脚定义如表 5.18 所示。 表 5.18 SRAM 管脚定义 序号 管脚 描述 1 A0-A14 地址输入。 2 CEn 芯片使能输入，低有效。 3 OEn 输出使能输入，低有效。 4 WEn 写使能输入，低有效。 5 I/O0-I/O7 数据输入/输出。 6 VCC 电源。 7 GND 数字地。 具体在硬件连接的时候，其实很多人喜欢直接把输出使能信号 OEn 和片选信号 CEn 接 地，这样一来不仅节省了处理器和 SRAM 连接的管脚数，而且在读写 SRAM 的时候其实只要 对写使能信号 WEn 操作就可以了，简化了代码部分。本设计的硬件原理图如图 5.23 所示。 图 5.23 SRAM 接口 因为在硬件上已经把 CEn 和 OEn 拉低了，所以在不进行写 SRAM 的时候，实际上 SRAM 的数据总线上的值是对应地址总线的数据。为了避免误操作，可以把地址总线置高阻态，如 果不去操作数据总线（最好不是复用的数据总线）也无大碍。因为这样简化了设计。对于 SRAM 的操作时序，只要关心地址总线、数据总线和写使能 WEn 信号。读写时序分别如图 5.24 和图 5.25 所示。

EP4CE6F17C8的AD原理图及PCB以及用户手册 包含一个DDS的verilog设计

cyclone4e FPGA开发板 Verilog设计实例例程36个，FPGA芯片EP4CE6E22C8, Quartus13.1工程文件

FPGA设计读取SD卡中的图片并通过TFT-LCD屏显示输出的Verilog设计Quartus工程源码文件，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module top_sd_photo_lcd( input sys_clk , //系统时钟 input sys_rst_n , //系统复位，低电平有效 //SD卡接口 input sd_miso , //SD卡SPI串行输入数据信号 output sd_clk , //SD卡SPI时钟信号 output sd_cs , //SD卡SPI片选信号 output sd_mosi , //SD卡SPI串行输出数据信号 //SDRAM接口 output sdram_clk , //SDRAM 时钟 output sdram_cke , //SDRAM 时钟有效 output sdram_cs_n , //SDRAM 片选 output sdram_ras_n , //SDRAM 行有效 output sdram_cas_n , //SDRAM 列有效 output sdram_we_n , //SDRAM 写有效 output [1:0] sdram_ba , //SDRAM Bank地址 output [1:0] sdram_dqm , //SDRAM 数据掩码 output [12:0] sdram_addr , //SDRAM 地址 inout [15:0] sdram_data , //SDRAM 数据 //lcd接口 output lcd_hs , //LCD 行同步信号 output lcd_vs , //LCD 场同步信号 output lcd_de , //LCD 数据输入使能 output [15:0] lcd_rgb , //LCD RGB565颜色数据 output lcd_bl , //LCD 背光控制信号 output lcd_rst , //LCD 复位信号 output lcd_pclk //LCD 采样时钟 ); //parameter define parameter PHOTO_H_PIXEL = 24'd800 ; //设置SDRAM缓存大小 parameter PHOTO_V_PIXEL = 24'd480 ; //设置SDRAM缓存大小 //wire define wire clk_100m ; //100mhz时钟,SDRAM操作时钟 wire clk_100m_shift ; //100mhz时钟,SDRAM相位偏移时钟 wire clk_50m ; wire clk_50m_180deg ; wire clk_33_3m ; wire rst_n ; wire locked ; wire sys_init_done ; //系统初始化

8段数码管静态显示Verilog设计逻辑Quartus工程源码文件，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module seg_led_static_top ( input sys_clk , // 系统时钟 input sys_rst_n, // 系统复位信号（低有效） output [5:0] sel , // 数码管位选 output [7:0] seg_led // 数码管段选 ); //parameter define parameter TIME_SHOW = 25'd25000_000; // 数码管变化的时间间隔0.5s //wire define wire add_flag; // 数码管变化的通知信号 //***************************************************** //** main code //***************************************************** //每隔0.5s产生一个时钟周期的脉冲信号 time_count #(.MAX_NUM(TIME_SHOW) ) u_time_count( .clk (sys_clk ), .rst_n (sys_rst_n), .flag (add_flag ) ); //每当脉冲信号到达时，使数码管显示的数值加1 seg_led_static u_seg_led_static ( .clk (sys_clk ), .rst_n (sys_rst_n), .add_flag (add_flag ), .sel (sel ), .seg_led (seg_led ) ); endmodule

FPGA设计LCD屏幕显示彩条Verilog设计Quartus工程源码文件，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module lcd_rgb_colorbar( input sys_clk, //系统时钟 input sys_rst_n, //系统复位 //RGB LCD接口 output lcd_de, //LCD 数据使能信号 output lcd_hs, //LCD 行同步信号 output lcd_vs, //LCD 场同步信号 output lcd_clk, //LCD 像素时钟 inout [15:0] lcd_rgb, //LCD RGB565颜色数据 output lcd_rst, output lcd_bl ); wire [15:0] lcd_id ; //LCD屏ID wire lcd_pclk ; //LCD像素时钟 wire [10:0] pixel_xpos; //当前像素点横坐标 wire [10:0] pixel_ypos; //当前像素点纵坐标 wire [10:0] h_disp ; //LCD屏水平分辨率 wire [10:0] v_disp ; //LCD屏垂直分辨率 wire [15:0] pixel_data; //像素数据 wire [15:0] lcd_rgb_o ; //输出的像素数据 wire [15:0] lcd_rgb_i ; //输入的像素数据 //***************************************************** //** main code //***************************************************** //像素数据方向切换 assign lcd_rgb = lcd_de ? lcd_rgb_o : {16{1'bz}}; assign lcd_rgb_i = lcd_rgb; //读LCD ID模块 rd_id u_rd_id( .clk (sys_clk ), .rst_n (sys_rst_n), .lcd_rgb (lcd_rgb_i), .lcd_id (lcd_id ) ); //时钟分频模块 clk_div u_clk_div( .clk (sys_clk ), .rst_n (sys_rst_n), .lcd_id (lcd_id ), .lcd_pclk (lcd_pclk ) ); //LCD显示模块 lcd_display u_lcd_display( .lcd_pclk (lcd_pclk ), .rst_n (sys_rst_n ), .pixel_xpos (pixel_xpos), .pixel_ypos (pixel_ypos), .h_disp (h_disp ), .v_disp (v_disp ), .pixel_data (pixel_data) ); //LCD驱动模块 lcd_driver u_lcd_driver( .lcd_pclk (lcd_pclk ), .rst_n (sys_rst_n ), .lcd_id (lcd_id ), .pixel_data (pixel_data)

FPGA设计VGA接口显示字符Verilog设计Quartus工程源码文件，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module vga_char( input sys_clk, //系统时钟 input sys_rst_n, //复位信号 //VGA接口 output vga_hs, //行同步信号 output vga_vs, //场同步信号 output [15:0] vga_rgb //红绿蓝三原色输出 ); //wire define wire vga_clk_w; //PLL分频得到25Mhz时钟 wire locked_w; //PLL输出稳定信号 wire rst_n_w; //内部复位信号 wire [15:0] pixel_data_w; //像素点数据 wire [ 9:0] pixel_xpos_w; //像素点横坐标 wire [ 9:0] pixel_ypos_w; //像素点纵坐标 //***************************************************** //** main code //***************************************************** //待PLL输出稳定之后，停止复位 assign rst_n_w = sys_rst_n && locked_w; vga_pll u_vga_pll( //时钟分频模块 .inclk0 (sys_clk), .areset (~sys_rst_n), .c0 (vga_clk_w), //VGA时钟 25M .locked (locked_w) ); vga_driver u_vga_driver( .vga_clk (vga_clk_w), .sys_rst_n (rst_n_w), .vga_hs (vga_hs), .vga_vs (vga_vs), .vga_rgb (vga_rgb), .pixel_data (pixel_data_w), .pixel_xpos (pixel_xpos_w), .pixel_ypos (pixel_ypos_w) ); vga_display u_vga_display( .vga_clk (vga_clk_w), .sys_rst_n (rst_n_w), .pixel_xpos (pixel_xpos_w), .pixel_ypos (pixel_ypos_w), .pixel_data (pixel_data_w) ); endmodule

FPGA读写SD卡Verilog设计逻辑Quartus工程源码文件，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module top_sd_rw( input sys_clk , //系统时钟 input sys_rst_n , //系统复位，低电平有效 //SD卡接口 input sd_miso , //SD卡SPI串行输入数据信号 output sd_clk , //SD卡SPI时钟信号 output sd_cs , //SD卡SPI片选信号 output sd_mosi , //SD卡SPI串行输出数据信号 //LED output [3:0] led //LED灯 ); //wire define wire clk_ref ; wire clk_ref_180deg ; wire rst_n ; wire locked ; wire wr_start_en ; //开始写SD卡数据信号 wire [31:0] wr_sec_addr ; //写数据扇区地址 wire [15:0] wr_data ; //写数据 wire rd_start_en ; //开始写SD卡数据信号 wire [31:0] rd_sec_addr ; //读数据扇区地址 wire error_flag ; //SD卡读写错误的标志 wire wr_busy ; //写数据忙信号 wire wr_req ; //写数据请求信号 wire rd_busy ; //读忙信号 wire rd_val_en ; //数据读取有效使能信号 wire [15:0] rd_val_data ; //读数据 wire sd_init_done ; //SD卡初始化完成信号 //***************************************************** //** main code //***************************************************** assign rst_n = sys_rst_n & locked; //锁相环 pll_clk u_pll_clk( .areset (1'b0 ), .inclk0 (sys_clk ), .c0 (clk_ref ), .c1 (clk_ref_180deg), .locked (locked ) ); //产生SD卡测试数据 data_gen u_data_gen( .clk (clk_ref), .rst_n (rst_n), .sd_init_done (sd_init_done), .wr_busy (wr_busy), .wr_req (wr_req), .wr_start_en (wr_start_en), .wr_sec_addr (wr_sec_addr), .wr_data (wr_data), .rd_val_en (rd_val_en), .rd_val_da