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版本号2.6 1.修复多行发送数据错误，一直重复弹出提示框 2.修复只要单行勾选发送新行 多行发送未勾选发送新行，程序出错 3.修复导出的EXCLE，导入不了（改为.Csv文件存储多行发送数据） 4.修复16进制显示与普通数据切换不一样 5.修复16进制下在发送框输入长度为奇数，切换普通模式出错,改为在倒数第二位加0 6.修复时间设置只区分数字和其他字符，未区分正负数 7.修复16进制下不能使用Ctrl+Enter发送 8.修改16进制与普通切换数据量大转换有点久，改为分段转换显示 9.修改时间戳放前面了，论坛里说对的齐一点 10.加入延时设置，发送文件时按1024字节设置延时 11.加入软件更新提示，软件启动显示，可以忽略本版本 12.加入广告位 13.加入软件库，显示正点原子的软件，直接跳转软件下载链接 14.添加保存文件的编码类型选择 15.多行发送扩充到不限制指令条数 16.多行发送关联键盘，改为发送当前选中页的编号(0-9) 17.显示时间戳，加接收和发送（Rt Tx）标识 18.修改自定义波特率 19.优化设备扫描

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FPGA课程设计——数字电子时钟VERILOG（基于正点原子新起点开发板，支持8位或6位共阳极数码管显示时分秒毫秒，可校时，可设闹钟，闹钟开关，led指示） 本文是用verilog语言来描述一个基于FPGA的多功能数字电子时钟的设计，该设计具备时间显示，准确计时,时间校准, 定时闹钟等功能。本文首先介绍了需要完成的工作，然后介绍了系统整体设计以及源代码开发过程。源代码首先在Quartus软件上进行仿真、综合，通过后下载到正点原子新启点开发板上，在FPGA器件上的试验结果表明上述功能全部正确,工作稳定良好。 1、能够用数码管或液晶屏显示时、分和秒（采用24小时进制）； 2、具有按键校时功能，对小时和分单独校时，对分校时时，停止向小时进位； 3、具有闹钟功能，闹钟铃声为自主设计的用蜂鸣器发出的声音； 4、通过按键设置闹钟功能，且自动停闹和手动操作停闹； 5、其它创意设计：增加闹钟模式开启指示灯和闹铃提示灯；可以作为秒表使用。 详情请见课程设计专栏博文