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由4个T触发器构成的计数器

本文给大家分享了一个由4个T触发器构成的计数器。

2021-12-18 13:54:37 17KB T触发器 计数器 分频器 文章

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数字电路课程设计（出租车计价器）

数字电路课程设计、出租车计价器、VHDL语言、分频、maxplusII，易于理解。

2021-12-17 16:30:22 3KB 数字电路课程设计、出租车计价器、VHDL语言、分频、max

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用ise实现的，语法vhdl，从16到0的减法计数并显示，同时有仿真，可以下载到黑金ax309

2021-12-13 14:56:27 1KB ise vhdl

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用VHDL语言的两种分频方法及testbench

使用VHDL语言的两种分频方法介绍及其modelsim的testbench。

2021-12-12 21:33:08 290KB VHDL 分频 testbench FPGA

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小数分频与快锁芯片ADF4193的原理与应用--千锋培训

文档介绍了引言，1 ADF4193的特点和PLL工作原理，2分频器对PLL的指标影响，2.1相位噪声，2.2锁定时间，3 FPGA对ADF4193的配置过程，4 PLL指标的测量，4.1相噪的测量，4.2锁定时间的测量，5结束语

2021-12-09 19:52:31 218KB ADF4193 PLL工作原理 分频器 小数分频

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multisim14电路_7分频.ms14

用multisim14实现对信号进行7分频操作

2021-12-08 14:09:55 165KB multisim14 七分频

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vhdl 实现奇偶数分频,即任意整数分频

vhdl 实现奇偶数分频,即任意分频。文件为用quartus ii 10.0 建立工程，使用modelsim仿真

2021-12-07 13:30:57 666KB vhdl 实现奇偶数分频 即任整数意分频------ FPGA 分频

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杭电数字电路课程设计-实验十六-定时与分频实验

杭电数字电路课程设计-实验十六-定时与分频实验内含包括代码，仿真，引脚配置全套文件，可直接打开工程

2021-12-06 13:48:18 3.53MB 杭电数字电路课程设计

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Verilog HDL的任意的分频器设计

这是一个基于verilog语言的分频器的设计的代码，在设置的位宽范围以内任意系数的分频器均可以采用本代码。当然，讲寄存器的位宽设置更高，可以继续增加分频系数

2021-11-29 11:27:58 1KB 分频器

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任意分频器

通过设计任意分频器，学习较复杂的数字系统的设计方法。通过设计任意分频器,掌握电路中人工生成分频时钟设计方法.分频器工作时分析分频出来的信号,掌握时钟信号的使用注意事项。完成任意分频器功能,通过端口输入分频系数,按照分频系数的值作信号分频,可以实现奇数分频和偶数分频两种分频方法

2021-11-29 11:03:24 379KB 分频器

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