提供verilog设计十进制计数器源代码及测试代码。

verilog实现60进制计数器源代码及测试代码

提出了一种正交解码/ 计数器的电路设计 ,用 Altera FLEX10KA FPGA 实现 。电路由数字 滤波器 、正交解码器和加/ 减计数器组成 。数字滤波器的设计基于数据通道有限状态机 模型 。电路仿真和实验测试的结果验证了电路功能 。

能设初始值，能实现加1，加2操作，并能在数码管上显示

简易频率计数器，七分频的，四位显示，multisim10运行 因为空间比较小，所以做的有点乱，但是运行起来还是不错的。可以显示，误差很小！

proteus 51单片机编写的6位数显频率计数器

30秒倒计时计数器multisim仿真！

HugeInteger Class) Create a class HugeInteger that uses a 40-element array of digits to store integers as large as 40 digits each. Provide member functions input, output, add and subtract. For comparing HugeInteger objects, provide functions isEqualTo, isNotEqualTo, isGreaterThan, isLessThan, isGreaterThanOrEqualTo and isLessThanOrEqualTo — each of these is a “predicate” function that simply returns true if the relationship holds between the two HugeIntegers and returns false if the relationship does not hold. Also, provide a predicate function isZero.  If you feel ambitious, provide member functions multiply, divide and modulus

置数的二十四进制计数器，简单明了，可以改成两位十进制数的计数器。

浅谈用74LS90设计任意进制计数器 pdf文件