FPGA设计实现OV5640 摄像头采集数据VGA显示输出Verilog设计逻辑Quartus工程源码文件,FPGA型号Cyclone4E系列中的EP4CE10F17C8,Quartus版本18.0。 module ov5640_rgb565_1024x768_vga( input sys_clk , //系统时钟 input sys_rst_n , //系统复位,低电平有效 //摄像头接口 input cam_pclk , //cmos 数据像素时钟 input cam_vsync , //cmos 场同步信号 input cam_href , //cmos 行同步信号 input [7:0] cam_data , //cmos 数据 output cam_rst_n , //cmos 复位信号,低电平有效 output cam_pwdn , //cmos 电源休眠模式选择信号 output cam_scl , //cmos SCCB_SCL线 inout cam_sda , //cmos SCCB_SDA线 //SDRAM接口 output sdram_clk , //SDRAM 时钟 output sdram_cke , //SDRAM 时钟有效 output sdram_cs_n , //SDRAM 片选 output sdram_ras_n , //SDRAM 行有效 output sdram_cas_n , //SDRAM 列有效 output sdram_we_n , //SDRAM 写有效 output [1:0] sdram_ba , //SDRAM Bank地址 output [1:0] sdram_dqm , //SDRAM 数据掩码 output [12:0] sdram_addr , //SDRAM 地址 inout [15:0] sdram_data , //SDRAM 数据 //VGA接口 output vga_hs , //行同步信号 output vga_vs , //场同步信号 output [15:0] vga_rgb //红绿蓝三原色输出 ); //parameter define parameter SLAVE_ADDR = 7'h3c ; //OV5640的器件地址7'h3c parameter BIT_CTRL = 1'b1 ; //OV5640的字节地址为16位 0:8位 1:16位 parameter CLK_FREQ = 26'd65_000_000; //i2c_dri模块的驱动时钟频率 65MHz parameter I2C_FREQ = 18'd250_000 ; //I2C的SCL时钟频率,不超过400KHz parameter CMOS_H_PIXEL = 24'd1024 ; //CMOS水平方向像素个数,用于设置SDRAM缓存大小 parameter CMOS_V_PIXEL = 24'd768 ; //CMOS垂直方向像素个数,用于设置SDRAM缓存大小 //wire define wire clk_100m ; //100mhz时钟,SDRAM操作时钟 wire clk_100m_shift ; //100mhz时
gmii模式下de2的以太网数据传输verilog实现,纯verilog代码编写
2021-03-04 20:50:16 87.41MB verilog 以太网  fpga
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VERILOG设计FPGA接收串口UART发来的指令设定温度报警值,实时采集DS18B20温度传感器并显示输出,完整的QUARTUS 工程文件,FPGA芯片为CYCLONE4E系列中的EP4CE15,可以做为你的设计参考。
看到大家都在用特权同学的sdram控制器代码来学习sdram 原理 但是基本没有拿来就能用的版本, 能用modelsim 仿真的版本就更加的少见了, 于是用了两三天的时间好好调试了一下特权老师的代码 能用 modelsim 仿真了,但是没有在真正的硬件上跑起来, 期间在网上发现了一个非常不错的 verilog调试 工具--debussy 非常棒的工具。有了debussy这个利器我才有心情深入下去一点点的 调试下去终于弄清楚了sdram的原理 。真心希望大家可以尝试一下 debussy这个工具。
2021-02-05 09:02:48 175.31MB sdram verilog debussy fpga
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光纤旋转编码器4备频率VERILOG FPGA逻辑源码文件,已在项目中使用,可以做为你的设计参考。
配合本人所写FPGA教学系列文章使用,具体参考UART系列第二篇
2021-01-29 20:08:24 4KB verilog uart fpga 串口通信
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用VERILOG编写的代码,在Spartan3E开发板上实验成功,可通过开发板的VGA接口将动态的图像在显示屏上显示出来
2020-04-19 15:31:38 66KB Verilog VGA FPGA 动画图像
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使用Xilinx Spartan-6 XC6SLX9的FPGA驱动Wiznet5500网卡芯片的Verilog设计,可以发送和接收,已经测试,无误
2020-01-04 03:15:04 681KB Verilog W5500 FPGA
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全面的实验教程,仿真,开发板的调试,代码完全正确!
2020-01-03 11:18:13 12.4MB FPGA VERILOG
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一个简单的verilog编写的DMA IP CORE,和大家分享一下 绝对值得下载
2019-12-21 22:22:05 7KB DMA verilog ip fpga
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