AES密码算法的verilog描述及testbench实现，AES加密算法是目前的高级加密标准之一，代码写的不是很好，但是可以供大家参考一下并提出意见

spartan 3e 资料原理图和用户手册

乘法器的设计思想，其实就是把乘法还原成加法来实现。注意一点，就是进入乘法器的数据和结果数据，要在正确的时间提取。乘法不能过快，要慢于计算周期。简单除法的思想，就是将除法，还原为减法的过程。

Xilinx FPGA开发实用教程原书附赠光盘资源 本光盘是《Xilinx FPGA开发实用教程（第2版）》一书的配书光盘，内容包括了书中第2章、第4章、第6章到第10章所有设计案例的完整工程文件。 本光盘根目录下有7个文件夹，文件夹的内容和含义说明如下： 1. chapt2文件夹中的内容为书中第2章完整的工程文件，包括2个子文件夹： （1） exp2_29：例2-29对应的文件； （2） exp2_30：例2-30对应的文件。 2. chapt4文件夹中的内容为书中第4章完整的工程文件，包括4个子文件夹： （1） exp4_1：例4-1对应的文件； （2） exp4_2：例4-2对应的文件； （3） exp4_6：例4-6对应的文件； （4） exp4_7：例4-7对应的文件。 3. chapt6文件夹中的内容为书中第6章完整的工程文件，包括10个子文件夹： （1） exp6_1：例6-1对应的文件； （2） exp6_2：例6-2对应的文件； （3） exp6_6：例6-6对应的文件； （4） exp6_8：例6-8对应的文件； （5） exp6_8_matlab：例6-8对应的matlab文件； （6） exp6_9：例6-9对应的文件； （7） exp6_12：例6-12对应的文件； （8） exp6_13：例6-13对应的文件； （9） exp6_18：例6-18对应的文件； （10） exp6_Uart：UART接口开发实例。 4. chapt7文件夹中的内容为书中第7章完整的工程文件，包括2个子文件夹： （1） exp_sdk_C_code：包括4个子文件夹： led_cpp：LED代码； uart_cpp：串口代码； intc_uart：中断和串口联合的代码； timer_intc：定时器和中断联合的代码。 （2） exp7_2：例7-2对应的文件。 5. chapt8文件夹中的内容为书中第8章完整的工程文件，包括6个子文件夹： （1） exp8_1：例8-1对应的文件； （2） exp8_2：例8-2对应的文件； （3） exp8_3：例8-3对应的文件； （4） exp8_4：例8-4对应的文件； （5） exp8_5：例8-5对应的文件； （6） exp8_hwcosim：硬件协仿真的例子。 6. chapt9文件夹中的内容为书中第9章完整的工程文件，包括5个子文件夹： （1） exp9_1：例9-1对应的文件； （2） exp9_2：例9-2对应的文件； （3） exp9_3：例9-3对应的文件； （4） exp9_4：例9-4对应的文件； （5） exp9_5：例9-5对应的文件。 7. chapt10文件夹中的内容为书中第10章完整的工程文件，包括1个子文件夹： （1） exp10_1：例10-1对应的文件； （2） xapp869：Xilinx PCI-E参考文档。

采用硬件描述语言verilogHDL写timer,采用golden模型（简单的），用modelsim软件仿真，含整个project。

工程中包含有源代码、约束。运行平台时vivado2014。 基于verilog语言和vivado实现的ad9613数字采集工程。

Verilog HDL经典黑金资料（入门教程+实例精讲+百例设计）

FPGA实现LVDS信号输出 LCD 控制器 verilog。 FPGA实现LVDS信号输出，可输出所需要的RGB等画面，LVDS是单通道输出 verilog 控制24寸TFT FPGA LVDS LCD verilog TFT

从学校图书馆的光盘里拷贝出来的，分享给需要的小伙伴

w25q128 官方verilog仿真模型，有助于开发QSPI外设IP，用于QSPI/SPI外设的仿真和调试。