Vivado Design Suite User Guide High-Level Synthesis。 UG902 (v2018.3) December 20, 2018。 The Xilinx® Vivado® High-Level Synthesis (HLS) tool transforms a C specification into a register transfer level (RTL) implementation that you can synthesize into a Xilinx field programmable gate array (FPGA). You can write C specifications in C, C++, or SystemC, and the FPGA provides a massively parallel architecture with benefits in performance, cost, and power over traditional processors. This chapter provides an overview of high-level synthesis.

纹理合成 这是纹理合成算法的Torch实现，与[1]非常相似。 给定输入纹理补丁，该算法将生成相同纹理的较大版本。 这是一个例子： 输入 输出 您可以看到更多示例。 用法 纹理合成是在脚本synthesis.lua实现的。 以下命令行选项可用： -source ：源图像的路径。 -output_file ：应该将输出写入的路径。 -height ：输出文件的高度，以像素为单位。 -width ：输出文件的宽度，以像素为单位。 -k ：内核大小； 必须是一个奇数整数。 -gpu ：使用哪个GPU。 设置gpu >= 0将在GPU模式下运行，而设置gpu < 0将在仅CPU模式下运行。 您可以查看使用不同源图像和内核大小。 参考文献： [1] Efros，Alexei和Thomas K. Leung。 “通过非参数采样进行纹理合成。” ICCV 1999年。

verilog 数字系统设计 -RTL综合 测试平台与验证（第二版）书中 源代码 从学校图书馆借的原书cd直接拷贝的 电子工业出版社

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最新官方文档，ug871-vivado-high-level-synthesis-tutorial.pdf