ISE的使用，支持VirtexII等器件，以FPGA/CPLD设计流程为主，阐述了利用ISE 设计平台的各种设计工具。共六部份。

FPGA／CPLD设计工具——Xilinx ISE使用详解

基于verilog的CNN卷积神经网络实现，平台ISE，提供coe格式的权值参数。包括3个层，每一个层都有卷积层，池化层，激活层。需要设置rom核来调用coe文件。平台为ISE14.7

xilinx ise 9.x fpga cpld设计指南(高清晰) 经典！！！太大了，分成三个文件供大家下载。希望大家喜欢

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testbench文件是foga开发前必须要写的。在图像处理中，相当于生成一幅待处理的图像。用于modelsim的后仿真。

FPGA设计工具-Xilinx ISE使用详解，含modelsim仿真工具使用，ISE约束设计工具Constraints Editor、PACE使用，高级实现工具Timing Analyzer,Floorplanner,FPGA Editor的使用，调试工具XPower,iMPACE,ChipScope Pro等的使用。

此代码是大学EDA课程中实验代码，作用是在ISE环境下用VHDL语言编写代码实现液晶屏上滚动显示学号和姓名。

基于VHDL语言的ISE设计流程 使用ISE13.1完成一个数字系统的设计，其内容包括： 工程的建立； 三位计数器的设计； 设计综合和查看综合结果； 三位计数器设计仿真； 分频器的设计； 用户约束的添加和设计实现； 布局布线结果的查看； 设计下载到FPGA芯片 PROM文件的生成和下载到PROM中 综合工具在对设计的综合过程中，主要执行以下三 个步骤： 语法检查过程，检查设计文件语法是否有错误； 编译过程，翻译和优化HDL代码，将其转换为综合工具可以识别的元件序列； 映射过程，将这些可识别的元件序列转换为可识别的目标技术的基本元件； 准备工作: 将HEP的USB-JTAG电缆分别和计算机USB接口及EXCD-1目标板上的JTAG7针插口连接; 计算机自动安装JTAG驱动程序; 给EXCD-1目标板上电;

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