搜索【Verilog程序】的结果

维特比译码verilog程序

（2,1,3）卷积码的维特比译码程序，verilog语言编写，模块可以直接使用

2021-03-10 19:51:33 22KB 卷积码 维特比译码 viterbi verilog

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FPGA读写AM29LV320D/S29AL016j的verilog程序

使用verilog编写的AM29LV320D（或者S29AL016j）Flash读写程序，程序在XSC3S400开发板上测试过，可以完成读写工作，另外附带AM29LV320D和S29AL016j的数据手册

2021-03-01 10:24:31 1.79MB FPGA verilog

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物理层加扰（Scrambling）Verilog程序

基于DVB-S2X标准的物理层加扰Verilog程序，扰码采用Golden序列（双m序列组合构成），含testbench，开发环境为vivado 2017.4

2021-02-28 21:48:05 4.65MB Verilog srcambling DVB 加扰

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Verilog程序设计与仿真作业.docx

芯片及拓展功能Verilog仿真芯片清单：CD4532、74X138、74HC4511、74HC151、74HC85、74HC283、74HC/HCT194、74LVC161 拓展功能： 1、用二片CD4532构成16-4线优先编码器； 2、用74X139和74X138构成5线-32线译码器； 3、将两片74LS151连接成一个16选1的数据选择器 4、用74HC85组成16位数值比较器； 5、篮球24秒计时显示器。

2021-02-18 15:02:29 2.85MB verilog verilog仿真

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自己编写的xilix ddr3 IP核用户接口verilog程序

官方给的ddr3测试程序长达万行，有木有很痛苦的感觉？来来来，这个测试接口只有300行左右，实现了顺序写入及顺序读出，可以让你在半个小时之内了解具体的实现方法，本程序在ml605及ise14.4的ddr 3.92上验证过，可以正常读写，但仍然有bug,只是提供一个思路哈，我也在努力继续改进。

2021-02-10 09:05:18 2KB xilinx ise ddr3 verilog

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verilog 程序设计实例学习基础教程 FPGA教学实验150例程源码.zip

verilog 程序设计实例学习基础教程 FPGA教学实验150例程源码

2021-02-08 21:04:04 180KB verilog程序设计实例 FPGA教学实验 150例程源码

DDS verilog程序

DDS 的Verilog程序，包含原理说明

2020-02-13 03:14:12 495KB DDS Verilog

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vivado自定义IP核的设计及调用系统IP核

关于vivado中自定义IP核的设计还有调用系统IP核，内部的管教约束代码已经给了，很完整的一篇文档

2020-01-03 11:42:59 2.43MB vivado IP核 管教约束文件 Verilog程序

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Quartus 13.1安装及第一个Verilog程序仿真

2020-01-03 11:42:17 3.41MB Quartus 13.1 Verilog

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HDB3解码Verilog程序源码，hdb3_decode.v

HDB3解码Verilog程序源码，hdb3_decode.v，module hdb3_decode(rst_n,clk,hdb3_in,hdb3_dec,fifo_dec); input rst_n,clk; input [1:0] hdb3_in; output hdb3_dec; output [9:0] fifo_dec;

2020-01-03 11:19:38 425KB HDB3解码

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