1、设计了一个异步模块，该模块可以自定义数据位宽与数据深度，且可以输出可读数据数与已写数据数，当然用户也可以自定义满阈值数。 2、设计了两级fifo缓存器，当然在此基础上你也可以进行扩展与沿伸。 3、注意：此设计的读时钟应该比写时钟要快，否则会丢失一部分数据。

HAL库串口空闲中断+DMA+FIFO实现

FPGA里面三种存储器（RAM+ROM+FIFO）实战代码，可结合我的原创博客使用

Visual Studio 2019 功能 (1) 输入一个逻辑页面访问序列和随机产生逻辑页面访问序列，由四个线程同时完成每个算法； //(2) 能够设定驻留内存页面的个数； (3) 能够随机输入存取的逻辑页面的页号序列； (4) 能够随机产生存取的逻辑页面的页号序列； //(5) 能够设定页号序列中逻辑页面个数和范围； (6) 提供良好图形界面，同时能够展示四个算法运行的结果； (7) 给出每种页面置换算法每个页面的存取时间； (8) 能够将每次的实验输入和实验结果存储起来，下次运行时或以后可查询； (9) 完成多次不同设置的实验，总结实验数据，看看能得出什么结论。

Linux系统编程——进程间通信：命名管道（FIFO），相关教程链接如下： http://blog.csdn.net/tennysonsky/article/details/46326957

AM 调幅波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程 FIR+FIFO应用 https://blog.csdn.net/qq_46621272/article/details/125384724 文章有该代码详细说明 https://blog.csdn.net/qq_46621272/article/details/125292610 FIR 使用详解

1、设计异步fifo读写控制，包括读空、写满模块设计，设计可变位宽与深度fifo存储单元。 2、基于UVM搭建验证平台，分别设计读与写agent，设计多个testcase验证设计功能。

配套文章 https://blog.csdn.net/szm1234/article/details/123454871?spm=1001.2014.3001.5501 本实验在DAC FIFO实验的基础上完成 把DAC输出模拟信号自环给ADC的模拟输入 ADC使用25MHz的时钟信号采样 ADC的输出的数据信号，用ILA抓取观察波形 用VIO配置频率字，分别生成1MHz和3MHz的DDS正弦波形，用Matlab分析频谱，验证频率的正确性。

基于“DDS IP 数字波形合成DAC ” “ ADDA测试” 实验方案 用MMCM 把 合成出100MHz的时钟，让DDS工作在100MHz时钟 让DAC和DAC的接口电路工作在50MHz，此时DAC的采样率为50MHz 在DDS和DAC接口电路之间，放置一个带独立时钟的AXI-Stream-Data FIFO，FIFO两端的时钟分别为DDS的工作时钟100MHz和DAC的工作时钟50MHz DDS的数据输出接口需要有TREADY信号 DAC接口电路需要将FIFO输出端的AXI-S接口转换成DAC的接口格式，自行编写RTL代码完成该功能。 配套文章 https://blog.csdn.net/szm1234/article/details/123454871?spm=1001.2014.3001.5501

1、基于DSP28335的SCI模块实现RS485收发功能； 2、该工程采用的是程序控制的收发模式，若是自收发的RS485将控制GPIO注释即可； 3、该工程同样适用于RS422，将控制收发的GPIO功能和延迟注释即可； 4、该工程中有FIFO发送中断（默认发送方式），也包含采用BUF非中断的发送代码； 5、该工程的接收模块采用的是FIFO中断接收