这个压缩包里面有logisim软件和课设的电路图。ALU里面的每个器件我都画了,没有汇总,请各位自行汇总
2021-06-18 15:00:46 163.53MB 16位ALU课程设计
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最近闲来无事就在中国大学mooc上看了看华中科技大学的计算机组成原理,做了一些实验,大家如果有什么问题可以参考一下,尽量都要自己动做一做哦嘻嘻
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第六个实验有点问题,但是可以通过测试,所以不用担心,发文章的原因是小获得积分下载一个东西,我会在之后把第六个实验的问题更改掉,(如果更改掉我会提示)
2021-06-06 21:19:01 656KB 计组
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华中科技大学计算机组成原理ALU实验测试100分(仅实现快速加法器以及ALU).....................................................................
2021-05-30 19:37:21 493KB logisim ALU
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本资源包含了基于logisim软件的8位模型计算机的.circ设计源文件,一共有几个逻辑单元:包括ALU、加减器、Control单元、CPU、时序发生器、循环累加器、取指令单元、寄存器等。下载即可使用logisim打开,欢迎下载参考学习
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educoder平台运算器实验全部,以运行通过。包含8位可控制加减法器,☆4位先行进位74182,☆4位先行进位74182☆16位快速加法器☆32位快速加法器☆5位阵列乘法器☆6位补码阵列乘法器☆5位无符号乘法流水线☆原码一位乘法器☆补码一位乘法器☆算术逻辑运算单元ALU
2021-05-12 15:56:27 712KB 华中科技大学,logisim
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基于VHDL的16位ALU简易设计,可完成基本的加减、带进位加减、或、与等运算。
2021-05-09 17:43:44 4KB 16位ALU
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给出了简单的alu的设计方法和实现过程,实验过程比较详细
2021-05-07 21:26:29 278KB alu设计
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基于logisimcn&Educoder平台,华中科技计算机组成原理实验-运算器(HUST),1-8关circ完整文件
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用Verilog 语言实现alu的设计 用Verilog 语言实现alu的设计
2021-05-06 20:10:15 666B Verilog
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