本文介绍了一个将发送的归零码信号调制为PWM的LED点光源芯片，主要由信号的采集、编码、PWM调制、显示这几部分构成。文章利用ALTERA公司的QuartusII平台，通过Verilog硬件描述语言，并采用Cyclone系列的EP1C12Q240C8N器件完成了电路设计、代码编写等主要流程，且在Modelsim里完成了功能验证并给出了仿真波形。通过电路仿真和硬件测试验证了设计的正确性。

根据并行前缀理论生成的64位kogge_stone加法器

对于售卖小商品的自动售货机本文采用自顶向下的设计方法，将整个系统划分为分频、主控制器、译码显示等模块。各模块均采用硬件描述语言VHDL，在Quartus II和Modelsim平台进行设计和仿真。该系统可设定多种类型商品的交易模式，并实现商品信息存储、商品选择、货币识别和找零、钱数和单价的显示等功能。

《VHDL硬件描述语言与数字逻辑电路设计(第3版)》系统地介绍了VHDL硬件描述语言以及用该语言设计数字逻辑电路和数字系统的新方法。全书共13章，第1、3、4、5、6、7、8、9章主要介绍VHDL语言的基本知识和用其设计简单逻辑电路的基本方法；第2、10章简单介绍数字系统设计的一些基本知识；第11章以洗衣机洗涤控制电路设计为例，详述一个小型数字系统设计的步骤和过程；第12章介绍常用微处理器接口芯片的设计实例；第13章介绍VHDL语言93版和87版的主要区别。《

VHDL Quartus AD转换源代码 --ADC0809 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY ADC0809 IS ---------实体说明 PORT( CLK,INT:IN STD_LOGIC; INADDATA:IN STD_LOGIC_VECTOR(7 DOWNTO 0); OUTADDATA:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); CS,WR,RD:OUT STD_LOGIC ); END ADC0809; ARCHITECTURE ADC_ARCH OF ADC0809 IS

VHDL Quartus Moore状态机源代码 --Moore状态机输出只依赖于器件的当前状态，与输入信号无关 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; --------------------------------------------- ENTITY MOORE IS PORT ( RST: IN STD_LOGIC;--复位功能 CLK: IN STD_LOGIC;--时钟输入 X: IN STD_LOGIC;--输入 OP: OUT STD_LOGIC--输出 ); END ENTITY MOORE; ---------------------------------------------- ARCHITECTURE A OF MOORE IS

VHDL Quartus 八进制计数器源代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY COUNTER_8 IS PORT ( CLK : IN STD_LOGIC; RS : IN STD_LOGIC; COUNT_OUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END COUNTER_8; ARCHITECTURE BEHAVIORAL OF COUNTER_8 IS SIGNAL NEXT_COUNT : STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL D_COUNT : STD_LOGIC_VECTOR(3 DOWNTO 0);

六十进制计数器设计报告 目录 六十进制计数器设计报告 1 一、 题目剖析 2 二、 设计思路 2 三、 设计过程 2 1 、 真值表 2 2 、 源代码分析 2 3 、 仿真分析 5 功能仿真 5 4 、 注意事项 6 四、 总结 6

带允许端的十二进制计数器设计报告 目录 带允许端的十二进制计数器设计报告 1 一、 题目剖析 2 二、 设计思路 2 三、 设计过程 2 1 、 真值表 2 2 、 源代码分析 4 四、 仿真分析 6 1 、 波形分析 6 2 、 注意事项 6 五、 总结 7

VHDL Quartus 四分频器源代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ---------------------------------------------- ENTITY clk_div IS PORT( clk: IN STD_LOGIC;--时钟输入 clk_div2: OUT STD_LOGIC; clk_div4: OUT STD_LOGIC; clk_div8: OUT STD_LOGIC; clk_div16: OUT STD_LOGIC ); END ENTITY clk_div; --------------------------------------------------- ARCHITECTURE rtl OF clk_div IS