基于cyclone3 FPGA设计的智能洗衣机控制器课设报告文档+quartus9.1工程源码文件,可以做为你的学习设计参考。 1.课程设计名称及开发环境 题 目：智能洗衣机控制器的设计； 开发环境：本课设是基于DE0的板子，使用Verilog HDL开发的。 2.参考设计内容与要求 ① 设计一个智能洗衣机控制器，能够实现洗衣，漂洗和脱水的功能。 ②要求能够使用按键模拟对洗衣机的控制，能够设置工作模式，为了便于观察，将洗衣机设定的工作模式(1~5)和整个过程所剩的工作时间用数码管显示出来(时间分辨率为1分钟)，能够将洗衣机当前所处的状态（注水，洗衣，排水，甩干）用发光管或者数码管显示出来。 【模式1】： 洗衣模式－－强力洗（ 洗衣30分钟） 【模式2】 ：洗衣模式－－普通洗 （洗衣20分钟） 【模式3】 ：洗衣模式－－轻柔洗（洗衣10分钟） 【模式4】 ：漂洗模式 【模式5】 ：甩干模式 注：在以上5个模式中，每次注水1分钟，漂洗5分钟，排水1分钟,甩干1分钟，模式1～3的洗衣时间如上所示，具体的洗衣步骤如下： 【模式1～3】：注水->洗衣->排水->甩干->注水->漂洗->排水->甩干 ->注水->漂洗->排水->甩干。 【模式4】：注水->漂洗->排水->甩干->注水->漂洗->排水->甩干。 【模式5】：甩干。 【要求】：实现逻辑控制过程，可以选择性的加入注水口无水报警等人性化的状态提示，操作完毕使用蜂鸣器鸣叫两秒提示。 ③ 画出洗衣机控制器的状态机，写出状态编码方案。 ④ 用Verilog语言对设计进行描述，设计一个测试方案，并能够下载到实验板上调试成功。 // 顶层模块 module init(cp_50,cp_502,BUTTON,key_0,key_1,key_2,key_3,key_4,key_5,key_6,LEDG,led0,led1,led2,led3,VGA_HS,VGA_VS,VGA_R,VGA_G,VGA_B); input cp_50,cp_502; input [2:0] BUTTON; input key_0,key_1,key_2,key_3,key_4,key_5,key_6; output [9:0] LEDG; output [7:0] led0, led1,led2,led3; output VGA_HS; // VGA H_SYNC output VGA_VS; // VGA V_SYNC output [3:0] VGA_R; // VGA Red[3:0] output [3:0] VGA_G; // VGA Green[3:0] output [3:0] VGA_B; // VGA Blue[3:0] reg [7:0]TIME; reg [9:0]LEDG; wire [3:0]flag; wire out0; always @(posedge cp_50) begin case (flag) 4'b0001: LEDG[9:0]<=10'b0000000001; 4'b0010: LEDG[9:0]<=10'b0000000011; 4'b0011: LEDG[9:0]<=10'b0000000111; 4'b0100: LEDG[9:0]<=10'b0000001111; 4'b0101: LEDG[9:0]<=10'b0000011111; 4'b0110: LEDG[9:0]<=10'b0000111111; 4'b0111: LEDG[9:0]<=10'b0001111111; 4'b1000: LEDG[9:0]<=10'b0011111111; 4'b1001: LEDG[9:0]<=10'b0111111111; 4'b1010: LEDG[9:0]<=10'b1111111111; 4'b1011: LEDG[9:0]<=10'b0111111111; 4'b1100: LEDG[9:0]<=10'b0011111111; 4'b1101: LEDG[9:0]<=10'b0001111111; 4'b1110: LEDG[9:0]<=10'b0000111111; 4'b1111: LEDG[9:0]<=10'b0000011111; default: LEDG[9:0]<=10'b0000001111;

一个在OpenGL上实现交互式贝塞尔曲线绘制的例子，非常简单，适合初学者。 本例通过鼠标点击画布拾取贝塞尔曲线的4个控制点，从而绘制3次贝塞尔曲线。 (源码文件)

该资源主要是对目标检测识别与跟踪项目源码的补充，包括了未集成到软件平台中的5种算法以及两个视频文件（利用60多万的光电吊舱采集的红外和可见光），分成两个文件主要是因为（CSDN平台抽4层的利润，我太亏了；以及文件比较大没法和前一个文件一起上传，平台上传上限为1000M）！

东软载波HR7P153单片机移动电源无线电AD设计硬件原理图+PCB+软件源码文件, PCB.PcbDoc 东软载波单片机 HR7P153_Datasheet_C V1.5.pdf 产品说明书-V1.0 20190105.doc 单片机C源代码.rar 原理图.SchDoc 数码管YF2342SW-51.pdf 硬件采用2层板设计，大小为62*32 mm, ALTIUM设计的原理图PCB文件，可以做为你的学习设计参考。主要器件如下： Library Component Count : 29 Name Description ---------------------------------------------------------------------------------------------------- 358 4 HEADER 4 Pin Header HEADER 4 4 Pin Header CAP Capacitor CAP0603 SURFACE MOUNT CAPACITOR 0.031 X 0.061 INCHES CAP0805 SURFACE MOUNT CAPACITOR 0.048 X 0.079 INCHES CAP1206 SURFACE MOUNT CAPACITOR 0.062 X 0.126 INCHES D DOT ETA974X HR7P153SD-16 JP-1 L LED-188_5PIN M8P613-14 8Bits A/D Type MCU MOS-N MOS-P NPN NPN Transistor PNP PNP Transistor R0603 8P4R 0603贴片排阻 RES RES0603 SURFACE MOUNT RESISTOR 0.031 X 0.061 INCHES, 1/10W RES1206 SURFACE MOUNT RESISTOR 0.062 X 0.126 INCHES, 1/8W RES5 Res1 Resistor SW-PB TYPE-C-12 USB-5P XB7608

Java 操作json文件的例子，对json数据进行读娶添加、删除、修改等操作，下载源码后，重点参见JsonConvert.java文件， 　　读取nameID.txt文件中的NAMEID字段（key）对应值（value）并存储，读取NAMEID对应值，读取原始json文件并进行操作和输出，并创建一个包含原始json串的json对象，获取features数组的第i个json对象，读取properties对象里的name字段值，删除ISO字段，可以帮助初级开发者了解Java与Json之间的配合技巧。

飓风cyclone FPGA开发板verilog逻辑例程Quartus工程源码文件（16例）： low_cost_lcd S1_38yima S2_div S3_WAVE S4_LCD_V S4_LCD_VHDL S5_UART S6_VGA S6_VGA_change S7_PS2_LCD S7_PS2_RS232 S8_test T1_SW_PB T2_USB_IN T3_USB_OUT T4_LED_RUN 1。源文件保存在src目录，QII的工程文件保存在Proj目录； 2。程序可以在VGA显示器上以800x600分辨率显示方波示例和字母示例 3。具体设计参考代码。 `timescale 1ns/1ns module UART_tb; wire tbre; wire tsre; wire sdo ; wire rxd; reg [7:0] din; reg rst ; reg clk16x ; reg wrn; reg rdn; wire [7:0] dout; wire data_ready; wire framing_error ; wire parity_error ; uart PC (.dout(dout), .data_ready(data_ready), .framing_error(framing_error), .parity_error(parity_error), .rxd(rxd), .clk16x(clk16x), .rst(rst), .rdn(rdn), .din(din), .tbre(tbre), .tsre(tsre), .wrn(wrn), .sdo(sdo) ) ; uart_if FPGA (.clk(clk16x), .rst_n(~rst), .txd(rxd), .rxd(sdo) ); // Enter fixture code here initial begin din = 0; rst = 0; clk16x = 0; wrn = 1; rdn = 1; end always #10 clk16x = ~clk16x ; initial begin #3 rst = 1'b1 ; din ="R";// 8'b11110000 ; #5000 rst = 1'b0 ; #30 wrn = 1'b0 ; #150 wrn = 1'b1 ; //#4000 din ="r"; // 8'b10101010 ; //#870 wrn = 1'b0 ; //#200 wrn = 1'b1 ; #104000 din ="r"; // 8'b10101010 ; #870 wrn = 1'b0 ; #200 wrn = 1'b1 ; #104000 $stop; end always @(posedge data_ready) begin #100 rdn=0; #500 rdn=1; end endmodule // Uart_tb

20个大数据可视化平台demo源码文件

uCGUI3.98-源码文件版-珍藏 共40M文件 含keil例程

Modernizr是一个小型JavaScript库，用于检测下一代Web技术的本机实现的可用性。HTML5,CSS3

web登录页面及后台管理页面，内附有静态的html源码文件，可以根据需要进行修改