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本书介绍数字逻辑电路设计的原理、方法和应用，着重论述中大规模集成电路及EPROM存储器、GAL、iSPLSI等可编程控制器的原理、变成及应用实例。

课程设计要求 1、设计平台：quartus II＋HH-SOPC-EP1C12 EDA/SOPC实验开发平台 2、设计方法：利用VHDL代码和/或原理图方法,采用层次化的方法进行设计（至少二层结构）。（功能分解） 3、结果验证：在实验开发平台上下载，验证设计的正确性,模块也需要仿真验证，给出仿真波形。 4、设计报告: A4纸打印，统一封面，封面格式见附件，简单装订。 课程设计题目 题目：多功能数字钟的设计与实现 1.能进行正常的时、分、秒计时，分别用6个七段数码管动态扫描显示时、分、秒。时时-分分-秒秒 2.利用按键开关快速调整时间（校准）：时、分 3.通过按键开关设定闹铃时间，到了设定时间发出闹铃提示音，提示音长度为1分钟 4.通过按键开关设定倒计时的时间，通过开关启动/暂停倒计时，倒计时为0时发出提示音，提示音长度为1分钟 5.整点报时： 在59分50、52、54、56、58秒时按500Hz频率报时 在59分60秒时用1KHz的频率作最后一声整点报时

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设计一个多功能数字时钟，具有以下几个功能： （1）能进行正常的时、分、秒计时。 ①使用一个二十四进制和两个流逝进制的计数器级联。分计数器以秒计数器的进位作为计数脉冲，小时计数器以分计时器的进位作为技术脉冲。 ②给秒1Hz 。 （2）可以使用以 EP1C12F324C8为核心的硬件系统上的脉冲按键或者拨动开关实现“校时”，“校分”及清零功能。 （3）可以使用系统上的扬声器进行整点报时 ①计时到59分50秒时，每两秒一次低音报时，整点进行高音报时。 ②低音报时用512Hz，高音报时用1kHz。 （4）设置闹钟，并连接扬声器实现闹铃功能。 ①设定闹钟时间与新的计数器进行存储，与正常计时互不干扰。 ②与正常计时状态进行切换。 ③设定一个比较模块，当计时与闹钟相等时，驱动扬声器鸣叫。 ④闹钟响声控制在一分钟之内，如在一分钟设置按键取消闹时状态 （5）用动态数码管显示时间。 ①用6个数码管，分别用一组独立的七段码进行驱动显示，将小时高位到秒低位共6组时间经过7段译码，按照顺序锁定到数码管上。 ②用动态扫描的方式显示。 ③扫描频率越高越稳定。

这是数字逻辑电路中常用的实验，其中有很多新颖的设计，很实用 这是数字逻辑电路中常用的实验，其中有很多新颖的设计，很实用

西工大 数字逻辑 期末试题 软件与微电子学院的复习试题

74LS138D－全加器；74LS138D数字钟原理图；译码器组一位全加器；等等一些电路图msm文件