8253A定时计数器实验、
8255并行接口实验
AD（模数）转换实验
DA（数模）转换实验
数字式时钟(电子钟)
2021-11-14 22:05:04
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基于FPGA数字式竞赛抢答器（三人），本次设计内容是通过VerilogHDL语言在IES Design Suite14.7，实验要实现的基本功能是 主持人按下开始，三个人抢答，主持人可以给选手加分或者减分，分数用数码管来显示。以下是主要功能和指标：
（1）设计一个可容纳3组参赛的数字式抢答器，每组设一个按钮，供抢答使用。
（2）抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。
（3）设置一个主持人“复位”按钮。
（4）主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别，扬声器发出1~2秒的音响。
（5）设置一个计分电路，每组开始预置10分，由主持人记分，答对一次1分，答错一次减1分。
2021-11-09 21:16:54
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1．主要单元电路参数计算和元器件选择；
2．画出总体电路图；
3．借助仿真软件在计算机上进行仿真试验；
4. 仿真成功后，在插线板上连接好设计的电路并进行调试和测试；
5. 最终实现秒表的计时、停止、复位功能。
2021-09-29 19:42:37
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CSC-103A-DA-G数字式超高压线路保护装置说明书(信息规范六统一)V2.01.pdf。四方最新六统一说明书，不懂的可以看看。
2021-09-22 16:21:25
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