引言 　　代码纯化．指在代码设计中及完成后进行自定义的、IEEE标准的、设计重用的、可综合性和可测试性等方面的规则检查； 　　代码覆盖率分析．研究仿真中的测试矢量是否足够； 　　设计性能和面积分析．在设计逻辑综合过程中分析所设计的RTL所能达到的性能和面积要求； 　　可测性分析：IP核设计重用中的关键技术。如何保证IP核的高测试覆盖率,如何保证IP核在集成到SoC中后的可测试性．是该阶段分析的主要目标。所以在IP核实现之前．要检查IP核设计中是否违反了可测性设计规则； 　　低功耗分析：SoC的重要衡量指标。我们在IP核设计阶段就需要将TP核功耗参数进行估计并进行相应的功耗优化设计；

USB接口模块设计,利用VHDL语言编程,里面包括LED模块！USB MOMMEN 模块等等．

计算机组成原理课程设计。之前在平台上下载了其他资源，都是坑。要么是代码不全，要么是编译报错。经过自己和舍友的努力下（舍友大佬），能够编译通过。波形的结果也能正确演示，不过对于部分标志位的波形还是有点不对，不过对于平台上的资源来讲还是很值了。

用VHDL语言实现24进制计数，到23清零，给出进位信号，然后从0开始计数。拥有清零功能。

基于VHDL语言的在FPGA上纯软件程序产生单相SPWM波形，利用两个.mif文件（由波形产生工具--guagle_wave.exe生成或MATLAB生成）做成正弦波采样表和三角波采样表

显示时、分、秒，是一个用VHDL语言编写的特别简易的电子时钟，可定时响。

FPGA与ARM进行EPI接口通信，实现16路步进电机控制和12路DC马达控制，还有LVDS接收和编码器输入等.

VHDL语言设计交通灯，其中报告的最后部分附有实验代码。 本人采用的是控制模块和显示模块两部分结合的方法，再由顶层模块加以结合，实现功能。

本报告介绍了一种以大规模可编程逻辑芯片为设计载体，由顶到底分层设计，多功能数字频率计的设计方法。该频率计采用 VHDL语言程序与原理图相结合的方法，极大地减少了硬件资源占用。该数字频率计测量范围为 0 到 9999HZ，基准频率为 1HZ，结果用 4 只 7 段数码管显示十进制结果。中间用到了设置控制电路、计数电路、锁存电路和译码电路等模块。仿真结果表明，该数字频率计性能优异，设计语言灵活，硬件更简单，速度更快 。

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