STM32采集5路波形通过DMA直接存在数组中，然后将数组的内容通过UART上传到电脑

Zynq7000系列PS部分各模块驱动，其中包含了UART（中断方式），FLASH，SD卡等，方便开发移植。压缩包内有测试工程，环境为Vivado 18.2.

1.解决了Cache数据不一致的问题 2.实现了基于STM32H743+DMA+UART的通信 3.采用串口的空闲中断，可接收发送任意数据长度

S5PV210 UART 串口 非 FIFO 使用 printf scanf

STM32 串口通信 收发代码

Verilog HDL设计UART串口读写测试FPGA逻辑Quartus工程文件，通过串口接收PC发送的字符然后将收到的字符发送给PC，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module uart_top( input sys_clk, //外部50M时钟 input sys_rst_n, //外部复位信号，低有效 //uart接口 input uart_rxd, //UART接收端口 output uart_txd //UART发送端口 ); //parameter define parameter CLK_FREQ = 50000000; //定义系统时钟频率 parameter UART_BPS = 115200; //定义串口波特率 //wire define wire uart_en_w; //UART发送使能 wire [7:0] uart_data_w; //UART发送数据 wire clk_1m_w; //1MHz时钟，用于Signaltap调试 //***************************************************** //** main code //***************************************************** clk_div u_pll( //时钟分频模块，用于调试 .inclk0 (sys_clk), .c0 (clk_1m_w) ); uart_recv #( //串口接收模块 .CLK_FREQ (CLK_FREQ), //设置系统时钟频率 .UART_BPS (UART_BPS)) //设置串口接收波特率 u_uart_recv( .sys_clk (sys_clk), .sys_rst_n (sys_rst_n), .uart_rxd (uart_rxd), .uart_done (uart_en_w), .uart_data (uart_data_w) ); uart_send #( //串口发送模块 .CLK_FREQ (CLK_FREQ), //设置系统时钟频率 .UART_BPS (UART_BPS)) //设置串口发送波特率 u_uart_send( .sys_clk (sys_clk), .sys_rst_n (sys_rst_n), .uart_en (uart_en_w), .uart_din (uart_data_w), .uart_txd (uart_txd) ); endmodule

stm32f070 stm32cubeMX 串口接收不定长度程序，初始化ltc2942库仑计。读取电压，温度，库伦。

STM32H750的IDLE串口空闲中断、DMA传输UART接收数据、STM32CUBEMX生成MDK5编译

UART串口收发测试源代码， 可供初学者学习使用，方便于需要用上位机与下位机调试。

通过 UART 的接口发送命令来读写 SDRAM 命令格式如下： 00 02 0011 1111 2222 00： 写数据 02： 写个数 0011： 写地址 1111 2222： 写数据， 是 16 bit， 每写完一个数据，向串口发送 FF 回应； 输出： FF FF 01 03 0044 01: 读sdram 03： 读的个数 0044: 读的地址 输出： xxxx xxxx xxxx sdram 在 0044 0045 0046 处的数据； sdram 使用的是 K4S161622D.pdf 系统时钟 25m， 通过 PLL 得到 SDRAM clk 100m sdram controller clk 100m， 前者相对后者2ns 相移