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fpga 8位乘法器 verilog HDL 源代码

fpga 8位乘法器 verilog HDL 源代码；带有tstbench文件

2019-12-21 19:27:00 4.4MB verilog HDL fpga

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桶形移位器的Verilog HDL设计

包含了3种设计：MIPS32位、8位桶形移位器、ARMS32位

2019-12-21 19:26:21 728KB 桶形移位器

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HDB3码的编解码的Verilog实现

在ISE开发环境下对HDB3码的编解码的Verilog实现，包含所有工程文件。

2019-12-21 19:24:17 3.06MB HDB3 Verilog HDL ISE

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Verilog HDL高级数字设计（第二版）课后作业代码（Advanced Digital Design with the Verilog HDL）.zip

Verilog HDL高级数字设计（第二版）课后作业Verilog代码，很全的资料哦！

2019-12-21 19:23:20 488KB Verilog HDL Verilog代码 FPGA设计

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Verilog HDL应用程序实例精讲+Verilog代码合集.zip

Verilog HDL应用程序实例精讲书籍资料+Verilog代码合集

2019-12-21 19:23:20 85.46MB Verilog HDL代码 FPGA设计书籍

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《ModelSim电子系统分析及仿真（第2版）》配套CD资料.zip

本书是采用ModelSim 10.1C进行写作的，读者需要以不低于该版本的软件打开盘中文件。

2019-12-21 19:23:20 2.9MB Modelsim Verilog HDL代码 学习教程

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verilog hdl语言简易十进制计算器

使用Verilog HDL语言开发的简易十进制计算器。输入为4*4矩阵键盘，输出为数码管，可进行一位十进制加减乘除运算。FPGA芯片为Cyclone II EP2C8C208。使用时管脚分配应根据实际硬件情况重新编订。

2019-12-21 19:23:16 1.24MB VerilogHDL FPGA 矩阵键盘 十进制计算器

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基于VerilogHDL的SPWM全数字算法的FPGA实现

在详细阐述正弦脉宽调制算法的基础上，结合DDS 技术，以Actel FPGA 作为控制核心，通过自然采样法比较1 个三角载波和3 个相位差为1 200 的正弦波，利用Verilog HDL 语言实现死区时间可调的SPWM 全数字算法，并在Fushion StartKit 开发板上实现SPWM 全数字算法。通过逻辑分析仪和数字存储示波器得到了验证，为该技术进一步应用和推广提供了一个良好的开放平台。

2019-12-21 19:23:10 389KB Actel FPGA，SPWM，DDS，Verilog HDL

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桌面弹球的Verilog HDL代码

FPGA DE2 桌面弹球的Verilog HDL代码

2019-12-21 19:23:00 18KB FPGA DE2 桌面弹球的Verilog HDL代码

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SDRAM的IP核VerilogHDL源代码

SDRAM的IP核VerilogHDL源代码，绝对可用

2019-12-21 19:21:15 27KB SDRAM IP核 Verilog HDL

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