Michael D. Ciletti的这本书时高级进阶教程，掌握高级设计方法必备

quartus ii verilog hdl 正弦信号发生器 附生成mif文件的cpp源码

FIFOs are often used to safely pass data from one clock domain to another asynchronous clock domain. Using a FIFO to pass data from one clock domain to another clock domain requires multi-asynchronous clock design techniques. There are many ways to design a FIFO wrong. There are many ways to design a FIFO right but still make it difficult to properly synthesize and analyze the design. This paper will detail one method that is used to design, synthesize and analyze a safe FIFO between different clock domains using Gray code pointers that are synchronized into a different clock domain before testing for "FIFO full" or "FIFO empty" conditions. The fully coded, synthesized and analyzed RTL Verilog model (FIFO Style #1) is included.

用VERILOG HDL语言设计频率为1HZ的交通灯，分为主干道、辅干道，分别有红、绿、黄、左转灯、黄灯循环显示，各灯显示时间不同。

cadence原配原理图设计工具是concept HDL，Cadence收购Orcad后大多数人都在用capture CIS设计原理图，但个别公司仍然采用concept HDL，本教程介绍了使用concept HDL进行原理图设计，希望能帮到初学者。

计数器实现的模制为24，clr为异步清零信号，当时钟上升沿到来或clr下降沿到来， clr = 0时，计数器清零为0000_0000。该计数器的计数过程为，当输出信号的低4位（即 dout[3:0]）从0000计数到1001后（即十进制的0 ~ 9），高4位（即dout[3:4]）计数加1，当计数计到23时（即0010_0011），计数器又清零为0000_0000，然后重新开始计数。

用Verilog演奏梁祝，里面有相关代码及原理介绍

Verilog HDL实现了使用WM8731对音频进行采样，并且使用ALTERA FPGA实现了频谱计算（FFT），在VGA上显示频谱

本书 的定位 是作为 EDA 技术、 FPGA 开发或 数字设 计方面 的教材 。在 编写的 过程中 ，遵 循 的是重 视基础 、面向 应用的 原则， 力图在 有限的 篇幅内 ，将 EDA 技术与 FPGA 设计 相关的 知识简 明扼要 、深 入浅 出地进 行阐述 ，并融 入作者 在教学 、科 研中 的实践 经验。

基于FPGA的中频电子琴 通过八个按键来控制发声，外接喇叭或者蜂鸣器 可以自己编写曲目来进行演奏