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verilog hdl语言简易十进制计算器

使用Verilog HDL语言开发的简易十进制计算器。输入为4*4矩阵键盘，输出为数码管，可进行一位十进制加减乘除运算。FPGA芯片为Cyclone II EP2C8C208。使用时管脚分配应根据实际硬件情况重新编订。

2019-12-21 19:23:16 1.24MB VerilogHDL FPGA 矩阵键盘 十进制计算器

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在详细阐述正弦脉宽调制算法的基础上，结合DDS 技术，以Actel FPGA 作为控制核心，通过自然采样法比较1 个三角载波和3 个相位差为1 200 的正弦波，利用Verilog HDL 语言实现死区时间可调的SPWM 全数字算法，并在Fushion StartKit 开发板上实现SPWM 全数字算法。通过逻辑分析仪和数字存储示波器得到了验证，为该技术进一步应用和推广提供了一个良好的开放平台。

2019-12-21 19:23:10 389KB Actel FPGA，SPWM，DDS，Verilog HDL

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桌面弹球的Verilog HDL代码

FPGA DE2 桌面弹球的Verilog HDL代码

2019-12-21 19:23:00 18KB FPGA DE2 桌面弹球的Verilog HDL代码

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SDRAM的IP核VerilogHDL源代码

SDRAM的IP核VerilogHDL源代码，绝对可用

2019-12-21 19:21:15 27KB SDRAM IP核 Verilog HDL

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DDC相关的VerilogHDL源代码

DDC相关的VerilogHDL源代码，希望对大家有用

2019-12-21 19:21:14 43KB DDC Verilog HDL 源代码

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16位乘法器VerilogHDL源代码

16位乘法器VerilogHDL源代码，适合于初学者

2019-12-21 19:21:14 7KB 16位 乘法器 Verilog HDL

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基于Vivado的精简指令CPU设计

利用Xilinx的Vivado套件（包括VivadoHLS）设计的精简指令集CPU架构，里面包含了各个模块所需的仿真文件。下载资源的人需要先了解一下ARM指令集与ARM架构。

2019-12-21 18:58:51 978KB Vivado CPU RISC HDL

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verilog数字密码锁

用verilog写的密码锁，在quartusII上仿真成功

2019-12-21 18:57:27 4KB verilog hdl 密码锁

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数字电路设计实验音乐播放器verilog HDL

数字电路设计实验PROJECT 音乐播放器verilog HDL,通过验收

2019-12-21 18:56:37 699KB verilog HDL

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verilog HDL实现双线性插值视频缩放

该文档里包含verilog语言编写的双线性插值实现图像缩放的算法

2019-12-21 18:55:50 5.38MB 双线性插值 图像缩放

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