其中按钮Clear实现清零功能（任意状态按下时分秒值清零并停止计时）、按钮Start/Stop实现开始和暂停功能（若当前状态为停止则按下继续进行计时，若当前状态为计时则按下暂停计时）。
数字显示为XX : XX : XX形式，时分秒各为2位数字。对每位数字使用4位二进制编码输出表示（hr_h[3:0],hr_l[3:0] : min_h[3:0],min_l[3:0] : sec_h[3:0],sec_l[3:0]）。
顶层模块名为stop_watch，输入输出功能定义：
名称 方向 位宽 描述
clk I 1 系统时钟，10 MHz
rst_n I 1 异步复位，低电平有效
clear I 1 清零按钮，上升沿有效
start_stop I 1 开始/暂停按钮，上升沿有效
hr_h O 4 时高位输出，取值0~9
hr_l O 4 时低位输出，取值0~9
min_h O 4 分高位输出，取值0~9
min_l O 4 分低位输出，取值0~9
sec_h O 4 秒高位输出，取值0~9
sec_l O 4 秒低位输出，取值0~9
2022-06-20 19:00:52
4KB
1
输入为两个16位有符号数，输出17位相加结果。要求采用超前进位（Carry-look-ahead）结构。
计算例子：
0110000010000000 + 1000000000000001 = 11110000010000001
(24704) + (-32767) = (-8063)
顶层模块名为add_tc_16_16，输入输出功能定义：
名称 方向 位宽 描述
a I 16 输入数据，二进制补码
b I 16 输入数据，二进制补码
sum O 17 输出和a + b，二进制补码
2022-06-20 19:00:51
2KB
1
输入为两个16位有符号数，输出32位相乘结果。要求采用Booth编码和Wallace树型结构。
计算例子：
0110000010000000 * 1000000000000001 = 11001111110000000110000010000000
(24704) * (-32767) = (-809475968)
顶层模块名为mul_tc_16_16，输入输出功能定义：
名称 方向 位宽 描述
a I 16 输入数据，二进制补码
b I 16 输入数据，二进制补码
product O 32 输出乘积a * b，二进制补码
2022-06-20 19:00:50
6KB
1
实现桶形移位器组合逻辑，要实现的功能如下：
输入为32位二进制向量，根据方向和位移值输出循环移位后的32位结果。例如：
输入向量00011000101000000000000000000000，方向左，位移值10，输出向量10000000000000000000000001100010；
输入向量00000000111111110000000000000011，方向右，位移植20，输出向量11110000000000000011000000001111.
顶层模块名为bsh_32，输入输出功能定义：
名称 方向 位宽 描述
data_in I 32 输入数据
dir I 1 位移方向
0：循环左移
1：循环右移
sh I 5 位移值，取值0~31
data_out O 32 输出数据
设计要求：
Verilog实现代码可综合，逻辑延迟越小越好，给出综合以及仿真结果。
2022-06-20 19:00:50
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1
HDL语言与ASIC原理：Verilog逻辑设计实例系列五---有限状态机(1).ppt
2022-06-18 22:00:17
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