CMA组成原理与系统结构CMA组成原理与系统结构CMA组成原理与系统结构

包含： 1.计算机组成原理全套PPT 2.每一章都有重点内容，知识点总结文档 3.20套组原试题及答案 4.考点精要与解题指导.pdf 5.MIPS汇编学习资料包（很全）

本文介绍的是基于SIP协议的IP电话通信系统的组成，IPP电话单机的硬件设计和组成各模块的功能结构等。

Project2 VerilogHDL 完成多周期处理器开发 一、设计说明 1.处理器应实现MIPS-Lite2指令集。 a)MIPS-Lite2＝{MIPS-Lite1，lb，sb}。 b)MIPS-Lite1＝{addu，subu，ori，lw，sw，beq，j，lui，addi，addiu，slt，jal，jr }。 c)addi应支持溢出，溢出标志写入寄存器$30中第0位。 2.处理器为多周期设计。 二、设计要求 3.多周期处理器由 datapath(数据通路)和 controller(控制器)组成。 a)数据通路应至少包括如下module：PC(程序计数器)、NPC(NextPC 计算单元)、GPR (通用寄存器组，也称为寄存器文件、寄存器堆)、ALU(算术逻辑单元)、EXT(扩展单元)、IM(指令存储器)、 DM(数据存储器)等。 b)IM：容量为1KB(8bit×1024)。 c)DM：容量为1KB(8bit×1024) ，采用小端序方式存取数据。 4.Figure1为供你参考的数据通路架构图。 a)我们不确保Figure1是完全正确的；我们也不确保Figure1能够满足MIPS-Lite2。 b)鼓励你从数据通路的功能合理划分的角度自行设计更好的数据通路架构。 Figure1 数据通路(供参考) 5.为使得代码更加清晰可读，建议多使用宏定义，并将宏定义组织在合理的头文件中。 6.PC复位后初值为0x0000_3000，目的是与MARS的Memory Configuration相配合。 a)测试程序将通过MARS产生，其配置模式如Figure2所示。 Figure2 MIPS存储配置模式(MARS memory configuration) 7.PPT 中的状态机设计仅供你参考。你可以根据对指令的理解去构造不同的状态机。但仍然建议遵循下述原则： a) 按指令类别构造状态分支，而不是按每条指令。 b) 状态分支不宜过多。 8.下列模块必须严格满足如下的接口定义： a)你必须在VerilogHDL设计中建模这3个模块。 b)不允许修改模块名称、端口各信号以及变量的名称/类型/位宽。 文件 模块接口定义 mips.v module mips(clk, rst) ; input clk ; // clock input rst ; // reset im.v im_1k( addr, dout ) ; input [9:0] addr ; // address bus output [31:0] dout ; // 32-bit memory output reg [7:0] im[1023:0] ; dm.v dm_1k( addr, din, we, clk, dout ) ; input [9:0] addr ; // address bus input [31:0] din ; // 32-bit input data input we ; // memory write enable input clk ; // clock output [31:0] dout ; // 32-bit memory output reg [7:0] dm[1023:0] ; 三、测试要求 9.所有指令都应被测试充分。 10.构造至少包括40条以上指令的测试程序，并测试通过。 a)MIPS-Lite2定义的每条指令至少出现1次以上。 b)必须有函数，并至少1次函数调用。 11.函数相关指令(jal和jr)是较为复杂的指令，其正确性不仅涉及到自身的正确性，还与堆栈调整等操作相关。因此为了更充分的测试，你必须在测试程序中组织一个循环，并在循环中多次函数调用，以确保正确实现了这2条指令。 四、其他要求 12.提交的压缩文件内容：工程中所有.v文件、code.txt、code.asm、课程设计报告。 13.时间要求：各班实验指导教师指定。 五、成绩及实验测试要求 14.实验成绩包括但不限于如下内容：初始设计的正确性、增加新指令后的正确性、实验报告等。 15.实验测试时，你必须已经完成了处理器设计及开发。 16.实验测试时，你需要展示你的设计并证明其正确性。 a)应简洁的描述你的验证思路，并尽可能予以直观展示。 17.实验指导教师会临时增加1～2条指令，你需要在规定时间内完成对原有设计的修改，并通过实验指导教师提供的测试程序。 a)考查时，教师将用专用testbench和code.txt检测代码执行情况。 六、开发与调试技巧 18

Project1 VerilogHDL完成单周期处理器开发 一、设计说明 1.处理器应实现MIPS-Lite1指令集。 a)MIPS-Lite1＝{MIPS-Lite，addi，addiu， slt，jal，jr}。 b)MIPS-Lite指令集：addu，subu，ori，lw，sw，beq，lui，j。 c)addi应支持溢出，溢出标志写入寄存器$30中第0位。 2.处理器为单周期设计。 二、设计要求 3.单周期处理器由datapath(数据通路)和controller(控制器)组成。 a)数据通路由如下module组成：PC(程序计数器)、NPC(NextPC计算单元)、GPR (通用寄存器组，也称为寄存器文件、寄存器堆)、ALU(算术逻辑单元)、EXT(扩展单元)、IM(指令存储器)、DM(数据存储器)。 b)IM：容量为1KB(8bit×1024)。 c)DM：容量为1KB(8bit×1024)，采用小端序方式存取数据。 4.Figure1为供你参考的数据通路架构图。 a)我们不确保Figure1是完全正确的；我们也不确保Figure1能够满足MIPS-Lite1。 b)鼓励你从数据通路的功能合理划分的角度自行设计更好的数据通路架构。

Project3 VerilogHDL完成MIPS微系统开发(支持设备与中断) 一、设计说明 1.MIPS 微系统应包括：MIPS处理器、系统桥和 1 个定时器，32位输入设备、32 位输出设备。 2.MIPS处理器应实现MIPS-Lite3指令集。 a)MIPS-Lite3＝{MIPS-Lite2，ERET、MFC0、MTC0 }。 b)MIPS-Lite2＝{addu，subu，ori，lw，sw，beq，lui，addi，addiu，slt， j，jal，jr，lb，sb }。 c)addi应支持溢出，溢出标志写入寄存器$30中第0位。 3.MIPS处理器为多周期设计。 4.MIPS 微系统支持定时器硬件中断。 二、系统桥与设备 5.为了支持设备，MIPS 微系统需要配置系统桥。 a)需要支持 3 个设备，即定时器、32位输入设备、32 位输出设备。 b)定时器的设计规范请参看《定时器设计规范.docx》。 三、中断机制 6. 为了支持异常和中断，处理器必须实现 0 号协处理器(CP0)。为此，必须实现的CP0寄存器包括：SR、CAUSE、EPC、PrID。关于这几个寄存器，请大家阅读《异常中断及协处理器》中的相关内容。 7.考虑到简化以及与 MARS 模拟器一致，我们将只支持 0x0000_4180 这个入口地址，即所有的异常与中断都从这里进入。 a)你需要修改 NPC 模块，以确保当异常/中断发生时，NPC.NPC 输出 0x0000_4180。 8.由于本系统只要求支持设备中断，MIPS内部异常(如指令错误)则不被考虑。 四、微系统设计 9.MIPS 处理器需要增加接口信号，以下为参考设计(只列出了新增的信号)： 信号名 方向 描述 PrAddr[31:0] O 32 位地址总线 PrDIn[31:0] I 从 Bridge 模块读入的数据 PrDOut[31:0] O 输出至 Bridge 模块的数据 Wen O 写允许信号 HWInt[7:2] I 6 个硬件中断请求 10.多周期处理器由 datapath(数据通路)和 controller(控制器)组成。 a)数据通路应至少包括如下module：PC(程序计数器)、NPC(NextPC 计算 单元)、GPR (通用寄存器组，也称为寄存器文件、寄存器堆)、ALU(算逻运算单元)、EXT(扩展单元)、IM(指令存储器)、DM(数据存储器)、 Bridge、CP0 等。 b)IM：容量为8KB(8bit×8192)。 c)DM：容量为12KB(8bit×12288) ，采用小端序方式存取数据。 11.微系统中重要的地址范围和入口请见下表。 地址或地址范围 备注 数据存储器 0x0000_0000 至 0x0000_2FFF 指令存储器 0x0000_3000 至 0x0000_4FFF PC初始值 0x0000_3000 Exception Handler 入口地址 0x0000_4180 定时器寄存器地址 0x0000_7F00 至 0x0000_7F0B 定时器3个寄存器 12.Exception handler 的代码属于指令存储器。注意 handler 在指令存储器中的地址位置以及正确编写 modelsim 仿真时指令的初始化文件。 13.定时器的 ISR 请接入 MIPS 处理器的 HWInt[2]，即最低中断。 五、测试要求 14.请开发一个主程序以及定时器的 exception handler，实现秒计数显示功能。 整个系统完成如下功能： 1) 主程序通过读取 32 位输入设备内容并显示在32位输出设备上。 2) 主程序将定时器初始化为模式 0，并加载正确的计数初值至预置计数 初值寄存器以产生 1s 的计数周期。 3) 主程序启动定时器计数后进入死循环。 4）中断子程序不断读取新的输入设备内容，一旦发现与之前的 32位输 入值不同，则更新32位输出设备显示为当前新值；否则将输出设备 显示内容加1。然后重置初值寄存器从而再次启动定时器计数，实现 新一轮秒计数。 15.时间要求：各班实验指导教师指定。 六、成绩及实验测试要求 16.实验成绩包括但不限于如下内容：设计的正确性、实验报告等。 17.实验测试时，你需要重点解读中断实现及软硬件协同机制。 a)解读不仅应准确，而且应力求简洁。 七、其他要求 18.提交的压缩文件内容：工程中所有.v文件、code.txt、code.asm、课程设计报告。

实验一：验证74LS181运算和逻辑功能 实验二：运算器 实验三：字发生器及跑马灯 实验四：模拟微程序实现指令 包含上述四个实验的报告，都是认真写的，属实不易！！hnust！

四位ALU中规模集成电路逻辑图 M是状态控制端， M=1,执行逻辑运算 M=0,执行算术运算 F3～F0是运算结果 S0~S3是运算选择控制端， 决定电路执行哪种算术运算 或哪种逻辑运算。 Cn是ALU的最低位进位输入 A3~A0，B3～B0是 参加运算的两个数

基于唐都科教仪器的计算机组成原理课程设计，内含流程图，源代码（机器指令和微指令）。绝对真实，和我发的上一个“计算机组成原理课程设计”不同，大家可以参考。。

实验一：验证74LS181运算和逻辑功能 实验二：运算器 实验三：字发生器及跑马灯 实验四：模拟微程序实现指令 包含上述四个实验的代码文件，其中还做了创新，十分全，都是认真写的，属实不易！！hnust！