多位数码管显示所选楼层&LED为电梯当前楼层

SPI_FPGA.c是stm32使用dma接收spi数据的配置程序和DMA的中断服务函数。 .v的程序，是fpga的Verilog代码。里面包含spi的模块代码，和应用的top文件。

彩灯控制器要求如下： 1）要有多种花型变化（5种，分别是1单灯从左向右移动后移回。2隔灯亮至全部后隔灯熄灭。3中间双灯向两边移动后移回。4左向右而出的烟花。5灯从左向右亮至全亮，闪烁后，从右向左熄灭）led为8路。 2）多种花型自动变化。 3）彩灯变换快慢节拍可调节。 4）具有清零开关。 FPGA芯片为Altera的10CL006，软件基于quartus 18，程序绑上自己的管脚就可以使用，如有问题欢迎留言。

本压缩包主要是夏宇闻编写的Verilog数字系统设计，这是 第3版的课程资源的pdf版本，内容涵盖492页，带书签，字迹清晰，适合初学FPGA的人学习观看.

一、4位半加法器的Verilog实现 二、138译码器的Verilog实现 三、并行输入串行输出移位寄存器 四、带异步复位和置位、上升沿触发的触发器 五、模10计数器 六、停车位剩余计数显示牌的Verilog实现 七、银行排号机系统电路 八、分频器（2的偶数分频、16分频(占空比为2:14)、5分频） 九、四选一数据选择器——testbench仿真 十、ASK调制、FSK调制(正弦波) ———————————————— 原文链接：https://blog.csdn.net/qq_42605300/article/details/105760677

基于FPGA的数码管扫描实验Verilog逻辑源码Quartus工程文件+文档说明，6个共阳数码管，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 介绍共阳极数码管扫描的原理，使用 6 位模 10 计数器组成 6 位十进制计数器，将计数器的 值送到数码管扫描模块显示。 module seg_test( input clk, input rst_n, output[5:0]seg_sel, output[7:0]seg_data ); reg[31:0] timer_cnt; reg en_1hz; //1 second , 1 counter enable always@(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) begin en_1hz <= 1'b0; timer_cnt = 32'd49_999_999) begin en_1hz <= 1'b1; timer_cnt <= 32'd0; end else begin en_1hz <= 1'b0; timer_cnt <= timer_cnt + 32'd1; end end wire[3:0] count0; wire t0; count_m10 count10_m0( .clk (clk), .rst_n (rst_n), .en (en_1hz), .clr (1'b0), .data (count0), .t (t0) ); wire[3:0] count1; wire t1; count_m10 count10_m1( .clk (clk), .rst_n (rst_n), .en (t0), .clr (1'b0), .data (count1), .t (t1) ); wire[3:0] count2; wire t2; count_m10 count10_m2( .clk (clk), .rst_n (rst_n), .en (t1), .clr (1'b0), .data (count2), .t (t2) ); wire[3:0] count3; wire t3; count_m10 count10_m3( .clk (clk), .rst_n (rst_n), .en (t2), .clr (1'b0), .data (count3), .t (t3) ); wire[3:0] count4; wire t4; count_m10 count10_m4( .clk (clk), .rst_n (rst_n), .en (t3), .clr (1'b0), .data (count4), .t (t4) ); wire[3:0] count5; wire t5; count_m10 count10_m5( .clk (clk), .rst_n (rst_n), .en (t4), .clr (1'b0), .data (count5), .t (t5) ); wire[6:0] seg_data_0; seg_decoder seg_decoder_m0( .bin_data (count5), .seg_data (seg_data_0) ); wire[6:0] seg_data_1; seg_decoder seg_decoder_m1( .bin_data (count4), .seg_data (seg_data_1) ); wire[6:0] se

8通道，16位AD转换芯片AD7606使用Verilog实现，调试完成，可用

已经经过项目验证 适用于高精度测温电路 FPGA实时采集

用两个按键的不同组合来控制LED指示灯的状态： 1.没有手指触碰按键，LED灭； 2.手指按下左边按键，LED亮； 3.手指按下右边按键，LED亮； 4.手指同时按下按键，LED灭； 文件中包括Verilog和VHDL的两种语言的Quartus II程序，请您参考。

主要是基于aurora8b/10b设计的基于AXI4总线协议的读写控制器代码，可封装成IP在bd设计中使用